Diseño de Circuitos Integrados para Comunicaciones Capítulo 4: Subsistemas integrados: procesamiento de datos

Diseño de Circuitos Integrados para Comunicaciones Índice 4.- DISEÑO DE SUBSISTEMAS ARITMÉTICOS Los datapath en la arquitectura de procesadores digitales Sumadores Multiplicadores Desplazadores Del esquema del datapath al layout

Diseño de Circuitos Integrados para Comunicaciones Esquema de un procesador digital Memoria Control Data Path Entrada/Salida

Diseño de Circuitos Integrados para Comunicaciones Bloques digitales básicos Unidad Aritmética - Bit-sliced datapath (sumador, multiplicador, desplazador, comparador…) Memoria - RAM, ROM, Buffers, registros de desplazamiento Control - Máquina de estados finitos (PLA) - Contadores Interconexiones - Interruptores - Árbitros - Buses

Diseño de Circuitos Integrados para Comunicaciones Diseño Bit-Sliced Control Entrada de datos Salida de datos Registro Sumador Desplazador Multiplicador Cada bit sufre idéntico procesamiento

Diseño de Circuitos Integrados para Comunicaciones Sumador completo /p

Diseño de Circuitos Integrados para Comunicaciones El sumador binario i

Diseño de Circuitos Integrados para Comunicaciones S (sum) y C (carry) en función de P (propagate), G (generate) y D (delete) Alternativamente, (P) = A + B:. Para Co, P = A + B (Si A = B = 1, Co = 1). Para S, = AB + C i (A + B) (Si A = B = 1, S = 0 ó 1, según el valor de Ci) Tres nuevas variables que sólo dependen de A y B Es también posible obtener expresiones para S y C o basadas en D y P

Diseño de Circuitos Integrados para Comunicaciones El sumador de Rizado ( Ripple-Carry Adder) (C i,0 = 0) En el peor caso, el retardo es lineal con el número de bits Objetivo: Hacer lo más rápido posible el circuito del camino del carry

Diseño de Circuitos Integrados para Comunicaciones Sumador completo CMOS Largas cadenas de pMOS C o : 2 capacidades de difusión + 6 capacidades de puerta + C w

Diseño de Circuitos Integrados para Comunicaciones Propiedad de inversión (*)

Diseño de Circuitos Integrados para Comunicaciones Reducción de las etapas inversoras para minimizar el camino crítico FA’ = FA sin inversor del carry Utilizamos la propiedad de inversión FA’ = FA sin inversor del carry Pero se precisan dos tipos de celdas Celda ParCelda Impar

Diseño de Circuitos Integrados para Comunicaciones Estructura mejorada: el sumador Espejo (Mirror Adder): Estructura simétrica, no dual 4 capacidades de difusión 6 capacidades de puerta externas 2 capacidades de puerta internas Si G = 1 (A = B = 1), C o = 1 Si D = 1 (A = B = 0), C o = 0 Si A ó B = 1 (el otro es 0), Si C i = 1, C o = 1 Si C i = 0, C 0 = 0

Diseño de Circuitos Integrados para Comunicaciones El sumador Espejo Las cadenas NMOS y PMOS son completamente simétricas. Ello garantiza transiciones de subida y bajada idénticas si los dispositivos NMOS y PMOS están adecuadamente dimensionados. En el circuito de generación del carry existe un máximo de dos transistores en serie. Uno de los aspectos críticos del diseño es la minimización de la capacidad del nodo C o. La reducción de la capacidad de difusión es particularmente importante. La capacidad del nodo C o está constituida por cuatro capacidades de difusión, dos capacidades de puerta internas, y seis capacidades de puerta de la celda sumadora conectada a la salida. Los transistores conectados a C i deben situarse lo más cerca posible de la salida. Para obtener las mejores velocidades sólo deben dimensionarse los transistores de la etapa del carry. Los transistores de la etapa sumadora pueden ser de tamaño mínimo.

Diseño de Circuitos Integrados para Comunicaciones Sumador basado en puertas de transmisión V DD GNDP P P CiCi CiCi S S V DD GNDP P P A COCO CiCi COCO B A A B A A B P A A B A A P # 6 tt # 4 tt Total: =24 tt Total: =24 tt

Diseño de Circuitos Integrados para Comunicaciones SUMADOR MANCHESTER PiPi CiCi PiPi DiDi V DD GND GiGi COCO CiCi GiGi V DD GND Φ COCO PiPi Φ LA PRECARGA ELIMINA LA NECESIDAD DE D I : Si G i =1 el nodo se descarga Si P i =1 el nodo eventualmente se descarga La puerta de transmisión se puede hacer sólo con el transistor N, ya que al ser la precarga a “1” sólo se producirá la transmisión de un “0”, nunca de un “1”

Diseño de Circuitos Integrados para Comunicaciones SUMADOR MANCHESTER C i,0 G0G0 V DD GND Φ C0C0 P0P0 Φ G1G1 C1C1 P1P1 G2G2 C2C2 P2P2 G3G3 C3C3 P3P3 C3C3 C2C2 C1C1 C0C0

Diseño de Circuitos Integrados para Comunicaciones Consideraciones de diseño lógico: Sumador con Carry-Bypass Si (P 0 y P 1 y P 2 y P 3 = 1), Entonces C o3 = C i0, si no “kill” o “generate”

Diseño de Circuitos Integrados para Comunicaciones Carry-Bypass en el sumador Manchester Impacto en área: 10 – 20 %

Diseño de Circuitos Integrados para Comunicaciones Sumador con Carry-Bypass: N/M etapas (I) Camino crítico

Diseño de Circuitos Integrados para Comunicaciones Sumador con Carry-Bypass: N/M etapas (II) Sea N el # de bits. Sea M la longitud de cada etapa. El camino crítico ocurre cuando el carry se tiene que generar en el primer bit de la primera etapa y se propaga – por bypass – por las intermedias; si se generara en alguna etapa posterior el camino sería más corto. Al llegar a la última etapa el carry debe generarse porque es necesario para obtener el valor de la suma: Bits 0-3 Se pasa por todos los mux, excepto por el último Bits 12-15Suma final t setup : tiempo máximo para que se generen las señales P y G. t carry : retardo de propagación del carry a través de un bit. El tiempo de propagación del carry a través de una etapa que contiene M bits es, en el peor caso, Mt carry t bypass : retardo de propagación a través del multiplexor de una etapa t sum : tiempo para generar la suma de la etapa final

Diseño de Circuitos Integrados para Comunicaciones Acarreo rizado vs. Bypass Aún es lineal con N, pero la pendiente es menor Sumador de rizado Sumador bypass

Diseño de Circuitos Integrados para Comunicaciones Sumador con selección de acarreo (Carry-Select Adder)

Diseño de Circuitos Integrados para Comunicaciones Camino crítico en el sumador con selección de acarreo

Diseño de Circuitos Integrados para Comunicaciones Selección de acarreo lineal (I) N bits (16) M etapas (4) Lineal con N

Diseño de Circuitos Integrados para Comunicaciones Selección de acarreo lineal (II) – Ejemplo: N bits (16), M etapas (4). # de bits por etapa = N/M = 4 Supongamos: Retardo de 10 unidades para 16 bits

Diseño de Circuitos Integrados para Comunicaciones Selección de acarreo proporcional a la raíz cuadrada (I) N bits (20) P etapas (5) La 1ª M bits (2) La 2ª M+1 bits (3) P-1 Depende de P = M

Diseño de Circuitos Integrados para Comunicaciones Selección de acarreo proporcional a la raíz cuadrada (II) N bits (20)P etapas (5)La 1ª etapa de M bits (2) N = M + (M+1) + (M+2) + … + (M+P-1) → 20 = … + 6 Suma de la serie: [( 1º + último ) / 2 ]* # términos: Si: (Ej: M=2, N=64; N=2+3+4+…+11=65; P=10; N≈P 2 /2) En nuestro ejemplo: t add = = 9 Retardo de 9 unidades para 20 bits

Diseño de Circuitos Integrados para Comunicaciones Comparación del retardo de los sumadores (I) Sumador de rizado ≈N Selección de acarreo lineal ≈N Selección de acarreo raíz cuadrada ≈N 1/2

Diseño de Circuitos Integrados para Comunicaciones Sumador de arrastre anticipado (LookAhead) : Idea básica

Diseño de Circuitos Integrados para Comunicaciones Topología del sumador de arrastre anticipado ─

Diseño de Circuitos Integrados para Comunicaciones Sumador de arrastre anticipado logarítmico

Diseño de Circuitos Integrados para Comunicaciones Sumador de arrastre anticipado logarítmico C o,0 = G 0 + P 0 C i,0 C o,1 = G 1 + P 1 C o,0 = G 1 + P 1 G 0 + P 1 P 0 C i,0 = (G 1 + P 1 G 0 )+(P 1 P 0 )C i,0 = = G 1:0 +P 1:0 C i,0 C o,2 = G 2 + P 2 C o,1 = G 2 + P 2 G 1 + P 2 P 1 G 0 + P 2 P 1 P 0 C i,0 C o,3 = G 3 + P 3 C o,2 = G 3 + P 3 G 2 + P 3 P 2 G 1 +P 3 P 2 P 1 G 0 + P 3 P 2 P 1 P 0 C i,0 = (G 3 + P 3 G 2 )+(P 3 P 2 )C o,1 = G 3:2 +P 3:2 C o,1 Definiciones:. Par de funciones de grupo (G i:j, P i:j ). Operador Dot (): (G,P) (G’, P’) = (G + PG’, PP’) Así: (G 3:2, P 3:2 ) = (G 3, P 3 ) (G 2, P 2 )

Diseño de Circuitos Integrados para Comunicaciones Operador Dot. El operador Dot verifica la propiedad asociativa. (C o,3, 0) =[(G 3, P 3 ) (G 2, P 2 ) (G 1, P 1 ) (G 0, P 0 )] (C i,0, 0) Entonces: (C o,3, 0) = [[(G 3, P 3 ) (G 2, P 2 )] [(G 1, P 1 ) (G 0, P 0 )]] (C i,0, 0) = (G 3:2, P 3:2 ) (G 1:0, P 1:0 ) (C i,0, 0) Podemos calcular los valores del carry en las posiciones: 2 i -1, con i = 1, 2, 3, …, log 2 N(N: el número de bits) Posiciones: 1, 3, 7, 15 … Tiempo de operación: t p ~ log 2 N

Diseño de Circuitos Integrados para Comunicaciones Sumador de Brent-Kung C o1 : (G 1:0, P 1:0 ) C o3 : (G 3:2, P 3:2 ) (G 1:0, P 1:0 ) C o7 : (G 7:4, P 7:4 ) (G 3:0, P 3:0 ) = (G 7:6, P 7:6 ) (G 5:4, P 5:4 ) (G 3:2, P 3:2 ) (G 1:0, P 1:0 ) Posiciones intermedias: Árbol inverso C o2 : (G 2, P 2 ) (G 1:0, P 1:0 ) C o4 : (G 4, P 4 ) (G 3:2, P 3:2 ) (G 1:0, P 1:0 ) C o5 : (G 5:4, P 5:4 ) (G 3:2, P 3:2 ) (G 1:0, P 1:0 ) C o6 : (G 6, P 6 ) (G 5:4, P 5:4 ) (G 3:2, P 3:2 ) (G 1:0, P 1:0 )

Diseño de Circuitos Integrados para Comunicaciones Sumador de Brent-Kung de 8 bits

Diseño de Circuitos Integrados para Comunicaciones La multiplicación binaria Z con

Diseño de Circuitos Integrados para Comunicaciones La multiplicación binaria Multiplicando, X: M bits Multiplicador, Y: N bits Operación AND Productos parciales

Diseño de Circuitos Integrados para Comunicaciones El multiplicador matricial HA: Half adder (2 entradas) FA: Full adder (3 entradas) Desplazamiento de los productos parciales: por routing X3X3 X2X1X0 Y0

Diseño de Circuitos Integrados para Comunicaciones El multiplicador matricial MxN (4x4): Camino crítico Critical Path 1 & 2 Para que t mult ↓ es preciso: t carry ↓, t sum ↓. Idealmente, t carry ≈ t sum = 5t c + 3t s + 1t and t and tctc tctc tctc tctc tctc tsts tsts tsts

Diseño de Circuitos Integrados para Comunicaciones Multiplicador con reserva de acarreo (Carry-Save) Acarreo anticipado N - 1 M t mult = (N-1)t carry + t and + t merge t and tctc tctc tctc t merge Los cuatro HA de la izquierda se pueden eliminar, pues sólo tienen una entrada.

Diseño de Circuitos Integrados para Comunicaciones Celdas sumadoras en el multiplicador matricial (véase p.15) Carry y Sum presentan idéntico retardo

Diseño de Circuitos Integrados para Comunicaciones Topología del multiplicador

Diseño de Circuitos Integrados para Comunicaciones El multiplicador en árbol de Wallace ( X 3 X 2 X 1 X 0 * Y 3 Y 2 Y 1 Y 0 = Z 7,Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 Z 0 ) Productos parciales: oooo oooo o o o o o o o o o o o o oooo o o o o o o o o oooooo oooooo oooo oooooo oooo oooo oooo oooo oooo oooo o Primera etapaSegunda etapaTercera etapa 2 HAs3 FAs 1 HA Sumador final Z 7,Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 Z 0 FA: 3 entradas, 2 salidas (compresor 3-2) HA: 2 entradas, 2 salidas 3 FAs y 3 HAs vs. 6 FAs y 6 HAs del multiplicador carry-save

Diseño de Circuitos Integrados para Comunicaciones El multiplicador en árbol de Wallace

Diseño de Circuitos Integrados para Comunicaciones El Multiplicador Booth (I) X 3 X 2 X 1 X 0 (Multiplicando) Y 3 Y 2 Y 1 Y 0 (Multiplicador) Si Y 1 Y 0 = 00 (multiplicar por 0: una fila de ceros) Si Y 1 Y 0 = 01 (multiplicar por 1: la fila es una réplica del multiplicando) Si Y 1 Y 0 = 10 (multiplicar por 2: añadir un 0 a la derecha) Si Y 1 Y 0 = 11 (multiplicar por 3: ???) Para evitar la multiplicación por 3, recurrimos a una CODIFICACIÓN: Si Y 1 =1, restamos 4 Para “corregir” la sustracción del 4: Añadimos un 1 a Y 2 Si Y 1 Y 0 = 00 (multiplicar por 0: una fila de ceros) Si Y 1 Y 0 = 01 (multiplicar por 1: la fila es una réplica del multiplicando) Si Y 1 Y 0 = 10 (2 – 4 = -2, multiplicar por (-2): hacer el complemento a 2 y añadir un 0 a la derecha) Si Y 1 Y 0 = 11 (3 – 4 = -1, multiplicar por (-1): hacer el complemento a 2) Complemento a 2: se invierten todos los bits y se suma 1

Diseño de Circuitos Integrados para Comunicaciones El Multiplicador Booth (II) Ejemplo: Multiplicador: Y 7 Y 6 Y 5 Y 4 Y 3 Y 2 Y 1 Y Y3Y3 Y2Y2 Y1Y1 Operación 000Multiplicar por 0 001Multiplicar por 1 Y Multiplicar por 1 011Multiplicar por 2 Y Multiplicar por -2 Y 3 =1, restamos 4 101Multiplicar por -1 Y 3 =1, restamos 4 Y Multiplicar por -1 Y 3 =1, restamos 4 111Multiplicar por 0 Y 3 =1, restamos 4 Y 2 +1 Y 1 Y 0 : 10|0(Multiplicar por -2) Y 3 Y 2 : 11|1(Multiplicar por 0) Y 5 Y 4 : 11|1(Multiplicar por 0) Y 7 Y 6 : 01|1(Multiplicar por 2)

Diseño de Circuitos Integrados para Comunicaciones EL DESPLAZADOR BINARIO NOP = 1 Bi = Ai Right = 1 Bi = Ai+1 Left = 1 Bi = Ai-1

Diseño de Circuitos Integrados para Comunicaciones EL DESPLAZADOR BARREL B3B2B1B0 Sh0A3A2A1A0 Sh1A3 A2A1 Sh2A3 A2 Sh3A3 El área está determinada por las interconexiones Shi : Desplaza i posiciones a la derecha (repetición del bit de signo, A3) Líneas de datos Líneas de control La señal sólo pasa por una puerta de transmisión

Diseño de Circuitos Integrados para Comunicaciones DESPLAZADOR BARREL 4X4 Width barrel ~ 2 p m M M: Máximo desplazamiento Pm : Distancia mínima entre dos pistas Sh1 Sh2 Sh3

Diseño de Circuitos Integrados para Comunicaciones Desplazador logarítmico La señal pasa por una puerta de transmisión en cada etapa # despl. Sh 4 Sh 2 Sh Etapa i : Desplazamiento nulo ó 2 i desplazamientos Máximo : M desplazamientos con log 2 M (K) etapas

Diseño de Circuitos Integrados para Comunicaciones A 3 A 2 A 1 A 0 Out3 Out2 Out1 Out0 Desplazador logarítmico de 0-7 bits Introducción de buffers en las largas cadenas de transistores de paso sh1 ─ sh2 sh3 sh2 sh3 ── Buffer: inversor con restaurador de nivel

Diseño de Circuitos Integrados para Comunicaciones El diseño como un compromiso área/retardo Estático Espejo Manchester Bypass Selección de carry Arrastre anticipado Arrastre anticipado Selección de carry Estático Bypass Espejo Manchester

Diseño de Circuitos Integrados para Comunicaciones ESTRATEGIAS DE LAYOUT: BIT-SLICED DATAPATHS Líneas de señal y potencia paralelas Líneas de señal y potencia perpendiculares Líneas de control Líneas de control Líneas de señal

Diseño de Circuitos Integrados para Comunicaciones Layout de Bit-sliced Datapaths (I) Approach II Líneas de señal y potencia perpendiculares Señales de control Feedthrough Canales de routing Slice de control

Diseño de Circuitos Integrados para Comunicaciones Layout de Bit-sliced Datapaths (II) (a)Datapath sin feedthrough (área = 4.2 mm 2 ) (b) Feedthroughs añadidos (área = 3.2 mm 2 ) (c) Igualar la altura de la celda reduce el área a 2.2 mm 2