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1 1 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales © UPM-ETSISI Tema 7 Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales

2 2 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Contenido 7.1. Principios y Fundamentos de la lógica combinacional. 7.2. Lógica estática nMOS compleja. 7.3.Lógica estática CMOS compleja. 7.4. Otras técnicas de Implementación CMOS. 7.5. Realización de bloques lógicos: MUX, DECODIFICADOR, COMPARADOR, etc. Estilos de implementación. 7.6. Implementación circuital de subsistemas combinacionales mediante estructuras regulares.

3 3 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales 7.1. Principios y Fundamentos de la lógica combinacional

4 4 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Concepto de lógica combinacional  Los sistemas lógicos pueden ser de dos tipos: Combinacionales y secuenciales.  Se denomina sistema combinacional a todo sistema digital en el que sus salidas son función exclusiva del valor de sus entradas en un momento dado, sin que intervengan en ningún caso estados anteriores de las entradas o de las salidas.

5 5 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Lógica combinacional vs secuencial  Una lógica secuencial se define como un circuito en el cual, la salida (Z1, Z2,…) en cualquier instante depende de las entradas en dicho instante y de la historia pasada (o secuencia) de entradas

6 6 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Tabla de verdad Función booleana Circuito Principios de diseño de lógica combinacional

7 7 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales © UPM-ETSISI 7.2. Lógica estática nMOS compleja

8 8 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Lógica pseudo-nMOS V GS =0-VDD=-VDD < V T Luego el pMOS está siempre ON G S

9 9 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Implementación de la puerta AND y OR con lógica pseudo-nMOS

10 10 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Diseño complejo con lógica nMOS AND OR NOT

11 11 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales © UPM-ETSISI 7.3.Lógica estática CMOS compleja.

12 12 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Estructura de la lógica CMOS Todo circuito combinacional CMOS estático se basa en la conexión de dos árboles duales con entradas comunes y salida común, que en estado estacionario no conducen simultáneamente

13 13 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Implementación CMOS de la puerta NAND

14 14 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Implementación CMOS de la puerta NOR

15 15 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Diseño de circuitos combinacionales con CMOS

16 16 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Diseño de CMOS complejo

17 17 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales © UPM-ETSISI 7.4. Otras técnicas de Implementación CMOS. Lógica estática CMOS compleja con PT

18 18 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Implementación de lógica compleja mediante interruptores  Se pueden implementar funciones lógicas avanzadas usando las facultades del MOS como interruptor  Las implementaciones resultantes tienen las ventajas de ser simples (número mínimo de transistores) y rápidas (bajas capacidades parásitas)

19 19 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Pseudo AND Puerta ANDPuerta OR Implementación de las funciones AND y OR mediante interruptores

20 20 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Puerta AND Puerta OR AND PTL OR PTL Implementación con PTLs de las funciones AND y OR

21 21 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Topología general PTL y funciones que puede realizar Topología general

22 22 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Lógica CPL (Complimentary Pass Transistor Logic) CMOS

23 23 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Lógica CPL (complementariedad) Inversión de las variables de entrada

24 24 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Lógica CPL (dualidad) Inversión de las señales de puerta

25 25 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Lógica CPL. Puerta XOR CMOS

26 26 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Circuitos equivalentes Puerta de transmisión CMOS  Una puerta de transmisión CMOS es una combinación de dos transistores en paralelo, nMOS y pMOS, que funcionalmente actúa como un conmutador (switch), con dos señales complementarias en las puertas.

27 27 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales © UPM-ETSISI 7.5. Realización de bloques lógicos MUX, DECODIFICADOR, COMPARADOR, etc. Estilos de implementación.

28 28 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales El multiplexor  Un multiplexor es un circuito combinacional digital que tiene 2 n entradas de datos y una salida digital simple. La lógica de control selecciona una de la 2 n entradas y la conecta a la salida

29 29 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales El multiplexor 2-a-1 Implementaciones MUX 2-a-1 Con PT Con TG

30 30 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Multiplexor 4-a-1

31 31 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Decodificador

32 32 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Comparador de igualdad

33 33 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Desplazador de barril (1) (Barrel shifter) Select s1 s0 Operación Salida out3 out2 out1 out0 00No hay rotaciónin3 in2 in1 in0 01Rota a la izquierda un bitin2 in1 in0 in3 10Rota a la izquierda dos bitsin1 in0 in3 in2 11Rota a la izquierda tres bitsin0 in3 in2 in1  Un desplazador de barril es un circuito combinacional que desplaza (o rota) los bits de la palabra de entrada un cierto número de posiciones especificado mediante un valor binario en unas líneas de selección

34 34 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Desplazador de barril (2) (Barrel shifter)

35 35 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales © UPM-ETSISI 7.6. Implementación circuital de subsistemas combinacionales mediante estructuras regulares.

36 36 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Dispositivo lógico programable PLD (programmable logic device)  Un PLD es un circuito integrado cuya función lógica puede ser implementada y reconfigurada por el usuario PLDs SPLD PAL PLA PROM CPLDFPGA

37 37 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Coste de la tecnología digital Engineering cost / Time to develop Velocidad /densidad / complejidad / probable volumen de mercado SPLDs CPLDs FPGAs ASICs Full custom VLSI design Coste de la ingeniería / tiempo de desarrollo

38 38 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales PLA [1] (Programmable Logic Array)  Es una PLD pequeña que contiene una matriz de puertas AND seguida de otra matriz de puertas OR (ambas programables).  Mediante esta estructura, puede realizarse cualquier función como suma de términos productos.

39 39 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Plano OR Plano AND PLA [2] Vista a nivel de puertas

40 40 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales PLA[3] Vista a nivel de transistor

41 41 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales PLA [4] Diagrama de puntos

42 42 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales PAL (Programmable Array Logic)  Como la PLA, pero solo la matriz AND es programable. La matriz OR es fija

43 43 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales Modelo básico de memoria de solo lectura (ROM) 1 b Selección Dato IF Selección THEN out=Dato ELSE out=AI

44 44 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales PROM [1] (Programmable Read-Only Memory ) Dirección A1 A0 Salida (dato almacenado) D3 D2 D1 D0 000 0 1 0 011 0 0 0 100 1 1 0 110 1 1 0 Decodificador

45 45 © UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales PROM [2] (Programmable Read-Only Memory ) Dirección A1 A0 Salida (dato almacenado) D5 D4 D3 D2 D1 D0 00010101 01011001 10100101 11101010