Contenido Los puntos 9.7 y 9.8 no se dan 9.1. Revisión del concepto de máquina secuencial. Taxonomía Temporización en los circuitos lógicos síncronos.

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1 Tema 9 Tecnología Circuital de Componentes y Subsistemas Secuenciales Síncronos

2 Contenido Los puntos 9.7 y 9.8 no se dan 9.1. Revisión del concepto de máquina secuencial. Taxonomía Temporización en los circuitos lógicos síncronos Lógica dinámica frente a estática. Concepto de precarga y Evaluación 9.4. Concepto de Latch y Flip-Flop. Taxonomía de biestables. Análisis circuital Registros de almacenamiento/desplazamiento. Estructura a nivel de esquemáticos Síntesis Circuital de contadores binarios Realización de Módulos Aritméticos Secuenciales Máquinas FSM. Estrategias y Alternativas de construcción circuital

3 9.1. Revisión del concepto de máquina secuencial.
Taxonomía

4 Lógica combinacional vs secuencial
Máquina combinatoria : su resultado depende de las entradas al sistema únicamente. Máquina secuencial : su salida depende, además de sus entradas, de los estados anteriores del sistema (el sistema tiene memoria)

5 Taxonomía de los circuitos digitales
Circuitos biestables tienen dos puntos de funcionamiento estables y permanecerán en cualquiera de los estados menos perturbado al estado opuesto. Pe: las células de memoria, latches, FF, y los registros Circuitos monoestables tienen un solo punto de funcionamiento estable, e incluso si están temporalmente perturbado al estado contrario, van a regresar en el tiempo a su punto de funcionamiento estable Circuitos astables no tienen ningún punto de funcionamiento estable y oscilan entre varios estados Circuitos Digitales Secuenciales Biestable Sincrono Asincrono Monoestable Aestable Combinacionales

6 Circuito lógico secuencial
A diferencia de los sistemas combinacionales, en los sistemas secuenciales, los valores de las salidas, en un momento dado, no dependen exclusivamente de los valores de las entradas en dicho momento, sino también dependen del estado anterior o estado interno (memoria). El sistema secuencial más simple es el biestable. En un circuito secuencial las salidas dependen de las entradas y de valores anteriores de determinadas salidas

7 9.2. Temporización en los circuitos lógicos síncronos.

8 Temporización de los circuitos
Los circuitos secuenciales asíncronos o autómatas finitos asíncronos, también suelen denominarse como circuitos en modo fundamental. Estos circuitos no usan elementos especiales de memoria, pues se sirven de los retardos propios (tiempos de propagación) de las compuertas lógicas usados en ellos. Esta manera de operar puede ocasionar algunos problemas de funcionamiento, ya que estos retardos naturales no están bajo el control del diseñador, por lo que una de sus principales características consiste en no permitir cambios simultáneos en las variables de entrada, a fin de evitar el fenómeno de carreras críticas entre variables de entrada Circuitos digitales según su temporización SINCRONOS Todos los elementos de memoria se actualizan mediante una señal de reloj global ASINCRONOS No hay una señal de reloj global que actualice los circuitos. No usan elementos de memoria HÍBRIDOS Estos circuitos tienen dominios síncronos y asíncronos

9 Circuitos secuenciales asíncronos y síncronos
Los sucesos de reloj actúan como mecanismo de ordenación lógica para los sucesos del sistema global. Sistemas síncronos: todos los elementos de memoria se actualizan simultáneamente utilizando una señal de sincronización periódica distribuida de modo global: señal de reloj global Un reloj proporciona una base de tiempos que determina qué es lo que va a suceder y cuándo debe suceder. En cada transición de reloj, se inician una serie de operaciones que cambian el estado del circuito. Los circuitos asíncronos pueden cambiar los estados de sus salidas como resultado del cambio de los estados de las entradas; mientras que los circuitos síncronos cambian el estado de sus salidas en instantes de tiempo discretos bajo el control de una señal de reloj.

10 Principales problemas asociados a la distribución del reloj
Los sucesos de reloj actúan como mecanismo de ordenación lógica para los sucesos del sistema global. Un reloj proporciona una base de tiempos que determina qué es lo que va a suceder y cuándo debe suceder. En cada transición de reloj, se inician una serie de operaciones que cambian el estado de la red secuencial. El skew tiene importantes implicaciones tanto para las prestaciones como para la funcionalidad de los c. secuenciales Variaciones espaciales (Skew o sesgo de reloj) Es la variación espacial en el tiempo de llegada de una transición de reloj en un circuito digital. Variaciones temporales (Jitter o fluctuación de reloj) Es la variación temporal del período del reloj en un punto dado del circuito digital (aleatoria)

11 9.3. Lógica dinámica frente a estática.
Concepto de precarga y Evaluación

12 Lógica estática vs dinámica
En cualquier instante de tiempo la salida está conectada a Vdd o GND, a través de un camino de baja impedancia Consumo alto Margen de ruido comprometido Aumento del retardo con la complejidad Lógica estática Utiliza la capacidad parásita para almacenar las señales digitales Usa menos transistores Es mas rápida Requiere refresco (Cte. de fugas) No admiten conexión en cascada Lógica dinámica Era popular en los años 1970 y se ha visto un resurgimiento reciente en el diseño de digitales de alta velocidad de la electrónica , en particular de ordenador CPUs . Circuitos lógicos dinámicos son generalmente más rápidos que las contrapartes estáticas, y requieren menos área de superficie, pero son más difíciles de diseñar.

13 Concepto de precarga y evaluación [1]
El principio fundamental de una puerta dinámica consiste en utilizar las capacidades de los transistores para almacenar señales lógicas. Estas se transmiten de una capacidad a otra, gobernadas por pulsos de reloj. El circuito lógico dinámico requiere dos fases. La primera fase, cuando reloj es baja, se llama la fase de establecimiento o la fase de precarga y la segunda fase, cuando reloj es alta, se llama la fase de evaluación . En la fase de precarga, la salida es forzada a un nivel alto (independientemente del valor de la entradas A). El condensador , que representa la capacidad de esta puerta, se carga. Debido a que el transistor en la parte inferior está off, es imposible que la salida tenga nivel bajo durante esta fase. Durante la fase de evaluación , Reloj está alto. Si A también está baja (“0”), la salida se pone a nivel alto (“1”), porque el nMOS se corta y la carga de la capacidad (tensión) se mantiene a nivel alto. Observaciones: durante la evaluación la señal de entrada “A” no debe de cambiar. Ya que si cambia de nivel alto a bajo la salida permanece a nivel bajo. Conclusión: la lógica dinámica requiere “monotonía”, Switch de precarga Precarga Evaluación Switch de evaluación

14 Concepto de precarga y evaluación [2]
El principio fundamental de una puerta dinámica consiste en utilizar las capacidades de los transistores para almacenar señales lógicas. Estas se transmiten de una capacidad a otra, gobernadas por pulsos de reloj. El circuito lógico dinámico requiere dos fases. La primera fase, cuando reloj es baja, se llama la fase de establecimiento o la fase de precarga y la segunda fase, cuando reloj es alta, se llama la fase de evaluación . En la fase de precarga, la salida es forzada a un nivel alto (independientemente del valor de la entradas A). El condensador , que representa la capacidad de esta puerta, se carga. Debido a que el transistor en la parte inferior está off, es imposible que la salida tenga nivel bajo durante esta fase. Durante la fase de evaluación , Reloj está alto. Si A es uno (“1”), la salida se pone a nivel bajo (“0”), porque el nMOS conduce y la capacidad se descarga Observaciones: durante la evaluación la señal de entrada “A” no debe de cambiar. Ya que si cambia de nivel alto a bajo la salida permanece a nivel bajo. Conclusión: la lógica dinámica requiere “monotonía”, Switch de precarga Precarga Evaluación Switch de evaluación

15 Lógica dinámica compleja
La lógica CMOS implica 2 transistores por cada entrada, Esta lógica requiere la utilización de N+2 transistores MOS (siendo N el número de entadas). El valor lógico de salida solo está disponible en las fases de evaluación.

16 9.4. Concepto de Latch y Flip-Flop.
En la misma manera las puertas son los bloques de construcción de circuitos combinatorios, biestables y flip-flops son los bloques de construcción de circuitos secuenciales. Un biestable es un circuito secuencial con dos estados estables, es decir tiene memoria, y una con una salida que puede permanecer indefinidamente en uno de los dos estados posibles Un latch es un circuito electrónico biestable asíncrono usado para almacenar 1 bit de información en sistemas digitales. 9.4. Concepto de Latch y Flip-Flop. Taxonomía de biestables. Análisis circuital.

17 Biestables Biestables Disparados por nivel LATCH Disparados por flanco
Los latchs cambian de estado en respuesta a las entadas de datos y el nivel del reloj Disparados por flanco FLIP-FLOP (FF) Los FF cambian de estado en respuesta a la entrada de datos y el flanco del reloj El latch tiene 2 estados estables El flip-flop es una versión síncrona del latch.

18 El principio de la biestabilidad [1] Célula de memoria
Las memorias estáticas utilizan la retroalimentación positiva para crear un circuito biestable –esto es, un circuito que tiene dos estados estables que representan 0 y 1. La idea básica se muestra en la figura, implementada mediante pseudo-nMOS: dos inversores conectados en cascada. El biestable básico es un circuito formado por un par de inversores conectados en bucle Sin embargo, este circuito es inusable porque no se le puede cambiar de estado (escritura)

19 El principio de la biestabilidad [2] Célula de memoria
La célula mostrada recibe el nombre de 6-T cell El biestable de la figura tiene incorporados 2 transistores de paso que permiten leer y escribir en el mismo. El circuito es una célula de memoria estática de 1 bit

20 9.5. Registros de almacenamiento/ desplazamiento.
Estructura a nivel de esquemáticos.

21 El biestable SR asíncrono Implementación pseudo-nMOS
“0” “1” Set Res Q Q’ Sin cambio 1 Invalido “1” “0”

22 El biestable JK asíncrono
El latch JK asíncrono elimina el problema del SR (no puede tener a nivel alto S y R) mediante una realimentación de la entrada a la salida If J = K = 0, el latch mantendrá el estado actual ya que S=R=0 If J = 1 y K = 0, el latch se pone a uno: Q = 1, Q’ = 0 If J = 0 y K = 1, el latch se resetea: Q’= 1 y Q = 0 If J = K = 1, el latch conmutará J K S R Qt+1 /Qt+1 Sin cambio 1 Qt /Qt Conmuta

23 El biestable SR asíncrono Implementación CMOS
Set Res Q Q’ Sin cambio 1 Invalido

24 El biestable SR síncrono Implementación CMOS
Ck Set Res Q Q’ X Sin cambio 1 Sin Cambio Invalido

25 El biestable D Asíncrono y síncrono
Q Q’ 1 D Ck Q Q’ X Sin cambio 1

26 Biestables dinámicos Biestable dinámico
En el caso del almacenamiento dinámico, para evitar la pérdida de la información es necesario volver a almacenar la información de forma periódica (antes de superar el tiempo de descarga), lo cual se conoce como ciclo de refresco. La información se almacena en la capacidad de entrada de un inversor Son mas simples. Ahorro de transistores No precisa retroalimentación Puede requerir refresco debido a las fugas Degradación de los niveles Biestable dinámico

27 Biestable D dinámico Con puerta de paso nMOS [1]
En este caso, se requiere una actualización periódica (en el rango de milisegundos) debido a las fugas (de ahí la palabra dinámico ). Degradación del nivel alto en Vt

28 Biestable D dinámico Con puerta de paso nMOS [2]
En este caso, se requiere una actualización periódica (en el rango de milisegundos) debido a las fugas (de ahí la palabra dinámico ). Degradación del nivel alto en Vt “1” lógico degradado en Vt

29 Biestable D dinámico Con puerta de transmisión CMOS
En este caso, se requiere una actualización periódica (en el rango de milisegundos) debido a las fugas (de ahí la palabra dinámico ). No hay degradación de los niveles de tensión

30 Biestable D dinámico Ciclo de lectura/escritura
Se muestra como se escribe un “1” Nótese el retardo de la escritura debido a que la carga de la capacidad requiere un cierto tiempo Almacenamiento (Ck=0) Escritura de “1” (Ck=1)

31 Biestable D dinámico Biestable sin realimentación Q’ Q

32 9.5. Registros de almacenamiento/ desplazamiento.
Estructura a nivel de esquemáticos.

33 Concepto de registro Registro : circuito secuencial síncrono capaz de almacenar varios bits de información. Registro serie: cuando los bits se transfieren uno a continuación del otro por una misma línea Registro paralelo: cuando se intercambian todos los bits al mismo tiempo, utilizando un número de líneas de transferencia igual al número de bits. Los registros de desplazamiento son muy importantes en los ordenadores. No sólo realizan el desplazamiento o la reordenación de la información, si no que también son muy valiosos sistemas de comunicación.

34 Registro paralelo de 3 bits
Entradas “1” “1” “0” Salidas Q2 Q1 Q0 ciclo0 ciclo1 1

35 Registro serie Registro de desplazamiento SIPO
Según formato de entradas-salidas: Entrada Serie-Salida Paralelo (Serial In – Parallel Out:SIPO). Entrada Paralelo-Salida Serie (Parallel In – Serial Out). Universal (Composición de los dos anteriores). Entrada Serie-Salida Serie (usado como línea de retardo) Registro de desplazamiento es todo circuito que transforma un dato en formato serie a formato paralelo o viceversa, donde todas las operaciones son sincronizadas por una señal de reloj externa. Q2 Q1 Q0 ciclo0 ciclo1 1 ciclo2 ciclo3

36 Registro serie Registro de desplazamiento SISO
Según formato de entradas-salidas: Entrada Serie-Salida Paralelo (Serial In – Parallel Out: SIPO). Entrada Paralelo-Salida Serie (Parallel In – Serial Out: SISO). Universal (Composición de los dos anteriores). Entrada Serie-Salida Serie (usado como línea de retardo) El registro de desplazamiento SISO (Serial In-Serial Out) es muy usado en el retardo de cadenas de bits Q0 Q2 Q1 Q0 ciclo0 ciclo1 1 ciclo2 ciclo3 Ciclo4 Ciclo5

37 Registro de desplazamiento dinámico CMOS
Los relojes phi1 y phi2 no se solapan Cuando phi1 es alto y phi2 es el cero, la 1a puerta de paso está cerrada y el dato de D carga a C1 (del 1r inversor) La 2a puerta de paso se abre manteniendo la carga C2 Cuando phi1 es bajo y phi2 es alto La 1a puerta de paso se abre manteniendo el dato de D sobre C1. La segunda puerta de paso se cierra permitiendo a C2 cargar con el dato D invertido El registro de desplazamiento dinámico está controlado por 2 relojes (fases) que no se solapan Salida Entrada

38 Comparación de registros dinámicos desplazamiento
De una sola fase Los nodos deben ser refrescados De dos fases

39 9.6. Síntesis Circuital de contadores binarios.

40 Introducción a los contadores
Si tiene n biestables => 2n = m estados internos como máximo. La transición entre estados depende de las funciones de entrada de los biestables sincronizada por el reloj externo El contador es un circuito secuencial que pasa por determinados estados con un orden establecido. El contador realiza la cuenta, en un determinado código, del número de pulsos de reloj recibidos. CIRCUITO COMBINACIONAL MEMORIA Ck Q0 Q1 Qn Salida/Cuenta

41 Clasificación de los contadores
binarios Código BCD Hamming AIKEN Temporización Síncrono Asíncrono Módulo 4, 8, 16, 32,..2n Modo de la cuenta Ascendente (Up) Descendente (Down) Reversible (Up/ Down) Taxonomía Característica Clasificación

42 Contador asíncrono, de módulo 8, ascendente (Up)
El biestable JK con sus entradas J y K cortocircuitadas se transforma en el biestable T, que ante la señal de reloj cambia al estado contrario del prexistente. T Qt+1 Qt 1 /Qt

43 Contador asíncrono, de módulo 8, descendente (Down)

44 Contador asíncrono, de módulo-10, creciente (C. de décadas)
Un contador de décadas requiere puesta a cero cuando el recuento de salida alcanza el valor decimal de 10, es decir. cuando Q3Q2Q1Q0 = 1010 y para ello tenemos que alimentar a esta condición la entrada de reset. Un contador con una secuencia de cuenta de binario " 0000 "(BCD =" 0 ") a través de" 1001 "(BCD =" 9 ") se refiere generalmente como un contador BCD codificado en binario-decimal porque su secuencia de estado es de diez. Este tipo de contador asíncrono cuenta hacia arriba en cada borde de salida de la señal de reloj de entrada a partir de 0000 hasta que llega a una salida 1001 (decimal 9). Tanto las salidas de control de calidad y QD son ahora igual a "1" lógico. En el siguiente pulso de reloj, la salida de la puerta NAND cambia de estado de la lógica de "1" a un nivel lógico "0". Como la salida del NAND puerta está conectado a la BORRAR ( CL entradas asíncrona a todos los Flip-flops), esta señal hace que las salidas de todos los Q se restablezca de nuevo a cero (salida 0000) 10. Como las salidas ahora son iguales a "0" lógico, la salida del NAND puerta vuelve de nuevo a un nivel lógico "1" y el contador se reinicia de nuevo desde

45 Contador asíncrono, de módulo 10, creciente (C. de décadas)
Un contador de décadas requiere puesta a cero cuando el recuento de salida alcanza el valor decimal de 10, es decir. cuando Q3Q2Q1Q0 = 1010 y para ello tenemos que alimentar a esta condición la entrada de reset. Un contador con una secuencia de cuenta de binario " 0000 "(BCD =" 0 ") a través de" 1001 "(BCD =" 9 ") se refiere generalmente como un contador BCD codificado en binario-decimal porque su secuencia de estado es de diez. Este tipo de contador asíncrono cuenta hacia arriba en cada borde de salida de la señal de reloj de entrada a partir de 0000 hasta que llega a una salida 1001 (decimal 9). Tanto las salidas de control de calidad y QD son ahora igual a "1" lógico. En el siguiente pulso de reloj, la salida de la puerta NAND cambia de estado de la lógica de "1" a un nivel lógico "0". Como la salida del NAND puerta está conectado a la BORRAR ( CL entradas asíncrona a todos los Flip-flops), esta señal hace que las salidas de todos los Q se restablezca de nuevo a cero (salida 0000) 10. Como las salidas ahora son iguales a "0" lógico, la salida del NAND puerta vuelve de nuevo a un nivel lógico "1" y el contador se reinicia de nuevo desde

46 Esquema de un contador síncrono
En la figura se muestra el esquema interno de un contador síncrono. Los bloque lógicos que aparecen en la imagen son puertas lógicas básicas (AND, OR, NOT…) cuyas entradas son las salidas de los biestables, o sea, el estado del contador en cada momento Como inconveniente, necesitan una lógica adicional conectada a las entradas de los biestables; lógica que hay que tener que diseñar siguiendo un proceso que en ocasiones puede resultar largo y laborioso Los contadores síncronos se diferencian de los asíncronos en que la señal de reloj va a ser común a todos los biestables, lo que va a motivar que todos los cambios se produzcan a la vez

47 Contador síncrono, de módulo 8 y creciente [1]
Reloj activo por flanco de subida Este FF conmuta con cada pulso de reloj Este FF conmuta solo si Q0 es un nivel alto Este FF conmuta si Q0 AND Q1 es alto

48 Contador síncrono, de módulo 8 y creciente [2]
Reloj activo por flanco de subida En general los contadores síncronos son más rápidos que los asíncronos, pero más complejos, además los asíncronos presentan el problema de adquirir transitoriamente estados indeseados

49 Contador síncrono, de módulo 8 y decreciente
Reloj activo por flanco de subida Este FF conmuta con cada pulso de reloj Este FF conmuta solo si /Q0 es un nivel alto Este FF conmuta si /Q0 AND /Q1 es alto

50 Contador síncrono, de módulo 8, reversible [1]

51 Contador síncrono, de módulo 8, reversible [2]