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Elemento de memoria Circuitos secuenciales ABCABC S S ABAB Circuito combinatorio Circuito secuencial A = 0 S = 0 A = 1 S = 1 A = 0 S = 1 *

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Presentación del tema: "Elemento de memoria Circuitos secuenciales ABCABC S S ABAB Circuito combinatorio Circuito secuencial A = 0 S = 0 A = 1 S = 1 A = 0 S = 1 *"— Transcripción de la presentación:

1 Elemento de memoria Circuitos secuenciales ABCABC S S ABAB Circuito combinatorio Circuito secuencial A = 0 S = 0 A = 1 S = 1 A = 0 S = 1 *

2 Circuitos secuenciales Cadena de inversores Número impar de etapas dan lugar a un oscilador en anillo Salida alta propagandose a través de este inversor Forma de onda: tp = n * td n = # inversores A BCD E X A (=X) B C D E Período repetición de la onda (tp) Tiempo retardo (td)

3 Cadena de inversores X X X X X X X X X X X X X X X Tiempo Propagación de la señal a través de la cadena de inversores Circuitos secuenciales

4 R S Q \Q R S Circuitos secuenciales Compuertas NOR S R Compuertas NAND R S Q \Q S R Como la cascada de inversores, Con la capacidad de forzar la salida a 0 (reset) o 1 (set)

5 Compuertas NOR Como la cascada de inversores, Con la capacidad de forzar la salida a 0 (reset) o 1 (set) Forma de onda: Reset Mantiene Set Estado prohibido ResetSet Estado prohibido Carrera Circuitos secuenciales R S Q \Q R S

6 Comportamiento del R-S Latch :diagrama de estados Tabla de verdad Funcionamiento Latch R - S Q Mantener 0 1 Inestable S R Circuitos secuenciales

7 Diagrama de estados teórico del Latch R-S Circuitos secuenciales

8 Comportamiento observado del R-S Latch Dificultades: observar Latch R-S en el estado 1-1 Retorno ambiguo al estado 0-1 o 1-0 Llamado carrera crítica" Circuitos secuenciales

9 Circuitos anti rebote Compuertas NAND Compuertas NOR

10 Latch sensitivo a nivel : Latch R-S con habilitación Circuitos secuenciales Circuitos esquemáticos con compuertas NAND y NOR SRCSalida siguiente XX0Misma anterior No permitida

11 Diagrama de tiempos de LATCH R-S con habilitación Circuitos secuenciales S R C \Q Q Mantiene

12 Circuitos secuenciales Latch R-S : señales de Preset y Clear

13 Circuitos secuenciales Latch D con habilitación DCSalida siguiente X0Misma anterior Tabla de funcionamiento Latch D D C Q \Q

14 Circuitos secuenciales D C \Q Q Diagrama de tiempos del latch D Mantiene

15 La tabla de excitación permite visualizar el estado presente y el estado siguiente de acuerdo a las entradas del circuito. El diagrama de estado es una representación gráfica del comportamiento del circuito. Los círculos representan las configuraciones únicas o estados del circuito y los arcos las combinaciones de las entradas que causan una transición de un estado a otro. La condición de no importa es mostrada con una d ó X. La ecuación característica del circuito muestra el funcionamiento del circuito a través de una ecuación booleana del estado siguiente ( Q*) en función del estado anterior Q y las entradas. Esta puede deducirse a través de un mapa de Karnaugh teniendo como entradas el valor presente Q y las entradas del circuito. Formas de presentar el funcionamiento de un circuito: Circuitos secuenciales

16 EntradasEstado Presente Estado siguiente SRQQ* X 111X 01 SR dd0 Latch R-S Tabla de excitación Diagrama de estados Ecuación característica

17 Circuitos secuenciales Latch R-S con habilitación Tabla de excitación Diagrama de estados Ecuación característica Con trol Excitación Estado presente Estado siguiente CSRQQ* 0XX00 0XX X 1111X 01 CSR dd 10d 0dd 1d0

18 Circuitos secuenciales Latch D con habilitación Tabla de excitación Diagrama de estados Ecuación característica Habili- tacion DatoEstado presente Estado siguiente CDQQ* 0X00 0X CD d 10 0d 11

19 Definición de términos: Tiempo de actualización: Setup Time (Tsu) Reloj: Evento periódico, causa que el estado del elemento de memoria cambie rising edge, falling edge, high level, low level Hay una ventana Alrededor del Evento del reloj Durante el cual la entrada Debe permanecer estable E invariable Para Ser reconocida Hay una ventana Alrededor del Evento del reloj Durante el cual la entrada Debe permanecer estable E invariable Para Ser reconocida Mínimo tiempo antes del reloj en el cual La entrada debe estar estable Tiempo de mantenimiento: Hold Time (Th) Mínimo tiempo después del reloj durante El cual la entrada debe permanecer estable Circuitos secuenciales


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