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Circuitos secuenciales FLIP - FLOPS Latch transparente muestrea las entradas todo el tiempo que el reloj permanezca activado (en 1). Cambia de estado cuando.

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1 Circuitos secuenciales FLIP - FLOPS Latch transparente muestrea las entradas todo el tiempo que el reloj permanezca activado (en 1). Cambia de estado cuando un borde de la señal de reloj es aplicada. Dispositivos disparados por flanco muestrean las entradas en el borde del evento Generan el enganche del dato de entrada si la ventana de muestreo es pequeña cuando el latch está viendo las entradas de los datos (flip-flop). Las entradas de reloj dinámicas y los latches que las usan reducen la ventana a un tiempo muy pequeño alrededor del borde del reloj. Hay dos tipos de entradas de reloj dinámicas: disparadas por flanco positivo o negativo y master-slave. Eliminan la combinación no permitida para el latch R-S.

2 Circuitos secuenciales J-K Flipflop Cómo eliminar el estado prohibido? Idea: use la salida realimentada para garantizar que R y S nunca serán uno J, K ambos a uno mantienen toggle Characteristic Equation: Q+ = Q K + Q J R-S latch K JS R Q \Q \Q Q JKQ*Función 00QMantiene 010Reset 101Set 11Toggle

3 Circuitos secuenciales J-K Flipflop R-S latch K JS R Q \Q \Q Q J K Q \Q 100 Corrección Toggle: Cambio de estado por cada evento de reloj Solución: Master/Slave Flipflop

4 Flipflop J-K Master/Slave Etapa Master Etapa Slave Muestrea entradas mientras clock alto Usa tiempo para romper camino realimentación de salida a entradas Operación Correcta Del toggle Clk J R-S Latch R-S Latch K R S \Q Q \P P R S \Q Q Q Circuitos secuenciales Muestrea entradas mientras clock bajo

5 01 JK 1d d1 0dd0 Diagrama de estados Ecuación característica JKCKQ* XX0Q 00Q J K 0 0 0X 0 1 1X 1 0 X1 1 1 X0 Q*Q Tabla de excitación Circuitos secuenciales

6 Edge-Triggered Flipflops 1's Catching: a glitch on the J or K inputs leads to a state change! forces designer to use hazard-free logic Solution: edge-triggered logic Negative Edge-Triggered D flipflop 4-5 gate delays setup, hold times necessary to successfully latch the input Characteristic Equation: Q+ = D Negative edge-triggered FF when clock is high Circuitos secuenciales

7 Edge-triggered Flipflops Step-by-step analysis Negative edge-triggered FF when clock goes high-to-low data is latched Negative edge-triggered FF when clock is low data is held Circuitos secuenciales

8 Positive vs. Negative Edge Triggered Devices Positive Edge Triggered Inputs sampled on rising edge Outputs change after rising edge Negative Edge Triggered Inputs sampled on falling edge Outputs change after falling edge Toggle Flipflop Formed from J-K with both inputs wired together Circuitos secuenciales

9 Circulo si es disparado por borde negativo Timing Diagram: Igual comportamiento a menos que cambien las entradas mientras el reloj es alto Latch transparente muestrea entradas todo el tiempo que el reloj permanezca activado (en 1) Dispositivos disparados por flanco muestrean las entradas en el borde del evento Flip flip disparado por borde positivo Latch sensible a nivel DQ DQ C Clk Circuitos secuenciales

10 Ecuación característica : Diagrama de estados: D QQ* DRelojQ* 0 1 X0Q X1Q 0 1 Tabla de transición Tabla de excitación FlipFlop D Circuitos secuenciales

11 Circuitos equivalentes de Flip-flops Flip-flop JK Flip-flop D Flip-flop T Circuitos secuenciales

12 Aplicaciones de Flip-Flops Circuitos secuenciales

13 Aplicaciones de Flip-Flops Circuitos secuenciales

14 Latches vs. Flipflops Input/Output Behavior of Latches and Flipflops Type When Inputs are Sampled When Outputs are Valid unclocked always propagation delay from latch input change level clock high propagation delay from sensitive (Tsu, Th around input change latch falling clock edge) positive edge clock lo-to-hi transition propagation delay from flipflop (Tsu, Th around rising edge of clock rising clock edge) negative edge clock hi-to-lo transition propagation delay from flipflop (Tsu, Th around falling edge of clock falling clock edge) master/slave clock hi-to-lo transition propagation delay from flipflop (Tsu, Th around falling edge of clock falling clock edge) Circuitos secuenciales


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