Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Haz lo necesario para lograr tu más ardiente deseo, y acabarás lográndolo. Ludwig van Beethoven

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Todos los exámenes son a las 7:00 AM en la sala de Informática Solo en los exámenes extraordinarios se solicitara la implementación física del problema propuesto, es indispensable traer su material LUNESMARTESMIÉRCOLESJUEVESVIERNES R evolución Mexicana receso PF M M1 30 PF M4 M2 1 M3 2 M4

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica NoProyectos 1 Alarma y Aviones 2 Multiplexor de 8 a 1 línea 3 Sumador de 2 números binarios de 8 Bits c/n (2 sn74283) 3 Comparador de 2 números binarios de 8 Bits c/n (2 sn7485) 4 Decodificador de BCD a 7 Segmentos, (0 a 9 ), y del 10 al 15 mensaje o letrero 5 Convertidores de código 6 2 opciones de Generador de pulsos de Ck 7 El auto increíble con Rst solo M1 (GAL22V10) 7 Luces en donde la salida B debe de sustituirse por una Q M2, M3 y M4 8 M1 Contador de décadas descendente (9 a 0) 8 M2, M3 y M4 Contador Hexadecimal de 4 bits Ascendente/ descendente

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contadores

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador (counter en inglés) Los contadores se pueden clasificar en: Binarios (n bit´s) Décadas (0 a 9) Especiales Pueden ser ascendentes (UP) y/o descendentes (DOWN) Es un circuito digital secuencial construido a partir de Flip Flops y compuertas lógicas capaz de: Realizar el cómputo (conteo) de los pulsos que recibe en la entrada de sincronía (Clk). Actuar como divisor de frecuencia. Habitualmente, el conteo se realiza en un código binario, que con frecuencia será el binario natural o el BCD natural (contador de décadas).

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contadores Binarios Los contadores binarios pueden ser clasificados por: 1.- El número de bit’s 2.- El número máximo de estados (Módulo del contador) Los contadores binarios pueden ser clasificados por: 1.- El número de bit’s 2.- El número máximo de estados (Módulo del contador) Bit’s Conteo Ascendente Conteo Descendente 10 a 11 a 0 20 a 33 a 0 30 a77 a 0 40 a 1515 a 0 50 a 3131 a 0 60 a 6363 a 0 70 a a 0 80 a a 0 90 a a a a 0

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contadores Decimales Los contadores decimales o también llamados de décadas o en BCD son de cuatro bit’s, necesarios para contar de: 0 a 9 ascendente 9 a 0 descendente Los contadores decimales o también llamados de décadas o en BCD son de cuatro bit’s, necesarios para contar de: 0 a 9 ascendente 9 a 0 descendente

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contadores Especiales Un contador especial puede ser un contador de un minutero o segundero de un reloj digital o marcador deportivo de 0 a 59 en forma ascendente y/o de 59 a 0 en forma descendente.

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador Binario de un Bit Tres opciones de diseño por medio de ABEL-HDL 1.- State_ Diagram 2.- Truth_table (Q0:>Q0) 3.- Equations S:=(S+1)

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador Binario de un Bit state_diagram MODULE cbub "Entrada Clk pin 1; "salida Registrada Q0 pin 19 istype 'reg'; "sincronización S=Q0; equations S.Clk=Clk; Declarations E0=0; E1=1; State_diagram S State E0: goto E1; State E1: Goto E0; MODULE cbub "Entrada Clk pin 1; "salida Registrada Q0 pin 19 istype 'reg'; "sincronización S=Q0; equations S.Clk=Clk; Declarations E0=0; E1=1; State_diagram S State E0: goto E1; State E1: Goto E0; test_vectors (Clk->Q0).c.->.x.; END test_vectors (Clk->Q0).c.->.x.; END

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador Binario de un Bit Truth_table (Q0:>Q0) MODULE cbub "Entrada Clk pin 1; "salida Registrada Q0 pin 19 istype 'reg'; "sincronización S=Q0; equations S.Clk=Clk; Truth_table (Q0:>Q0) 0:>1; 1:>0; test_vectors (Clk->Q0).c.->.x.; MODULE cbub "Entrada Clk pin 1; "salida Registrada Q0 pin 19 istype 'reg'; "sincronización S=Q0; equations S.Clk=Clk; Truth_table (Q0:>Q0) 0:>1; 1:>0; test_vectors (Clk->Q0).c.->.x.;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador Binario de un Bit Equations S:=(S+1) MODULE cbub "Entrada Clk pin 1; "salida Registrada Q0 pin 19 istype 'reg'; "sincronización S=Q0; equations S.Clk=Clk; S:=(S+1); test_vectors (Clk->Q0).c.->.x.; MODULE cbub "Entrada Clk pin 1; "salida Registrada Q0 pin 19 istype 'reg'; "sincronización S=Q0; equations S.Clk=Clk; S:=(S+1); test_vectors (Clk->Q0).c.->.x.;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador Binario de un Bit Divisor de frecuencia 12 1

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador Binario de dos Bit’s ascendente

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador Binario de dos Bit’s MODULE cbub "Entrada Clk pin 1; "salida Registrada Q1,Q0 pin 19,18 istype 'reg'; "sincronización S=[Q1,Q0]; equations S.Clk=Clk; Declarations E0=[0,0]; E1=[0,1]; E2=[1,0]; E3=[1,1]; MODULE cbub "Entrada Clk pin 1; "salida Registrada Q1,Q0 pin 19,18 istype 'reg'; "sincronización S=[Q1,Q0]; equations S.Clk=Clk; Declarations E0=[0,0]; E1=[0,1]; E2=[1,0]; E3=[1,1]; State_diagram S State E0: goto E1; State E1: Goto E2; State E2: Goto E3; State E3: Goto E0; State_diagram S State E0: goto E1; State E1: Goto E2; State E2: Goto E3; State E3: Goto E0;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador Binario de dos Bit’s ascendente Truth_Table ([Q1,Q0] :>[Q1,Q0]) Truth_Table ([Q1,Q0] :>[Q1,Q0]) [0,0]:>[0,1]; [0,1]:>[1,0]; [1,0]:>[1,1]; [1,1]:>[0,0]; Truth_Table ([Q1,Q0] :>[Q1,Q0]) [0,0]:>[0,1]; [0,1]:>[1,0]; [1,0]:>[1,1]; [1,1]:>[0,0]; MODULE cbubas "Entrada Clk pin 1; "salida Registrada Q1,Q0 pin 19,18 istype 'reg'; "sincronización S=[Q1,Q0]; equations S.Clk=Clk; Truth_Table (S:>S) 0:>1; 1:>2; 2:>3; 3:>0; Truth_Table (S:>S) 0:>1; 1:>2; 2:>3; 3:>0;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador Binario de dos Bit’s ascendente equations S:=(S+1); MODULE cbubas "Entrada Clk pin 1; "salida Registrada Q1,Q0 pin 19,18 istype 'reg'; "sincronización S=[Q1,Q0]; equations S.Clk=Clk; S:=(S+1); test_vectors (Clk->Q0).c.->.x.; END

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador Binario de dos Bit’s ascendente test_vectors (Clk->Q0).c.->.x.; END test_vectors (Clk->Q0).c.->.x.; END

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador Binario de dos Bit’s descendente

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador Binario de dos Bit’s descendente State_diagram S State E0: goto E3; State E1: Goto E0; State E2: Goto E1; State E3: Goto E2; State_diagram S State E0: goto E3; State E1: Goto E0; State E2: Goto E1; State E3: Goto E2;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Truth_Table ([Q1,Q0] :>[Q1,Q0]) [0,0]:>[1,1]; [0,1]:>[0,0]; [1,0]:>[0,1]; [1,1]:>[1,0]; Truth_Table ([Q1,Q0] :>[Q1,Q0]) [0,0]:>[1,1]; [0,1]:>[0,0]; [1,0]:>[0,1]; [1,1]:>[1,0]; MODULE cbubas "Entrada Clk pin 1; "salida Registrada Q1,Q0 pin 19,18 istype 'reg'; "sincronización S=[Q1,Q0]; equations S.Clk=Clk; Contador Binario de dos Bit’s descendente Truth_Table (S:>S) 0:>3; 1:>0; 2:>1; 3:>2; Truth_Table (S:>S) 0:>3; 1:>0; 2:>1; 3:>2;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica MODULE cbubas "Entrada Clk pin 1; "salida Registrada Q1,Q0 pin 19,18 istype 'reg'; "sincronización S=[Q1,Q0]; equations S.Clk=Clk; S:=(S-1); Contador Binario de dos Bit’s descendente

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador Binario de dos Bit’s descendente test_vectors (Clk->Q0).c.->.x.; END test_vectors (Clk->Q0).c.->.x.; END

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador Binario ascendente de 0 a 15 (4 Bit´s)

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica MODULE conta "Constantes la señal de reloj en la simulación.c. se sustituye por C “ La salida.x. se sustituye por solo x C,x =.c.,.x.; "Entrada de reloj Clk pin 1; "Salidas de los Flip Flops Q3..Q0 pin istype 'reg,buffer'; Declarations Cuenta = [Q3..Q0]; Equations Cuenta.Clk=Clk; Cuenta:= (Cuenta + 1);

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Test_Vectors ([Clk ] -> Cuenta) [ C ] -> x ; END

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Divisor de frecuencias

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Divisor de frecuencias Clk/2 Clk/4 Clk/8 Clk/16

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador Binario descendente de 0 a 15

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica MODULE conta "Constantes la señal de reloj en la simulación.c. se sustituye por C “ La salida.x. se sustituye por solo x C,x =.c.,.x.; "Entrada de reloj Clk pin 1; "Salidas de los Flip Flops Q3..Q0 pin istype 'reg'; Declarations Cuenta = [Q3..Q0]; Equations Cuenta.Clk=Clk; Cuenta:= (Cuenta - 1);

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Test_Vectors ([Clk ] -> Cuenta) [ C ] -> x ; END

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador binario de 0 a 1023 GAL22V10 MODULE conta “La señal de reloj en la simulación.c. se sustituye por C " La salida.x. se sustituye por solo x C,x =.c.,.x.; "Entrada de reloj Clk pin 1; "Salidas de los Flip Flops Q9..Q0 pin istype 'reg,buffer'; Declarations Cuenta = [Q9..Q0]; Equations Cuenta.Clk=Clk; Cuenta:= (Cuenta + 1); Test_Vectors ([Clk ] -> Cuenta) [ C ] -> x ; ……………… End

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Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador binario de dos bit’s Que contenga una entrada X de modo que: a)Si X=0 se ascendente b)Si X=1 sea descendente

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Module count Clk, X pin 1,2; Q1,Q0 pin 19,18 istype ‘reg’; S=[Q1,Q0]; Equations S.clk=Clk; Declarations E0=[0,0]; E1=[0,1]; E2=[1,0]; E3=[1,1]; State_diagram S State E0: If X Then E3 else E1; State E1: if X then E0 else E2; State E2: if X then E1 else E3; State E3: if X then E2 else E0; Module count Clk, X pin 1,2; Q1,Q0 pin 19,18 istype ‘reg’; S=[Q1,Q0]; Equations S.clk=Clk; Declarations E0=[0,0]; E1=[0,1]; E2=[1,0]; E3=[1,1]; State_diagram S State E0: If X Then E3 else E1; State E1: if X then E0 else E2; State E2: if X then E1 else E3; State E3: if X then E2 else E0;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Module count Clk, X pin 1,2; Q1,Q0 pin 19,18 istype ‘reg’; S=[Q1,Q0]; Equations S.clk=Clk; Truth_table ([X,Q1,Q0] :>[Q1,Q0]) [0,0,0]:>[0,1]; [0,0,1]:>[1,0]; [0,1,0]:>[1,1]; [0,1,1]:>[0,0]; [1,0,0]:>[1,1]; [1,0,1]:>[0,0]; [1,1,0]:>[0,1]; [1,1,1]:>[1,0]; End Module count Clk, X pin 1,2; Q1,Q0 pin 19,18 istype ‘reg’; S=[Q1,Q0]; Equations S.clk=Clk; Truth_table ([X,Q1,Q0] :>[Q1,Q0]) [0,0,0]:>[0,1]; [0,0,1]:>[1,0]; [0,1,0]:>[1,1]; [0,1,1]:>[0,0]; [1,0,0]:>[1,1]; [1,0,1]:>[0,0]; [1,1,0]:>[0,1]; [1,1,1]:>[1,0]; End Truth_table ([X,S] :>[S]) [0,0]:>[1]; [0,1]:>[2]; [0,2]:>[3]; [0,3]:>[0]; [1,0]:>[3]; [1,1]:>[0]; [1,2]:>[1]; [1,3]:>[2];

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador de 2 Bits A/D MODULE contbad "Entrada Clk,X pin 1,2; "salida Registrada Q1,Q0 pin 19,18 istype 'reg'; "sincronización S=[Q1,Q0]; equations S.Clk=Clk; when !X then S:=(S+1); when X then S:=(S-1); test_vectors ([Clk,X]->Q1) [.c.,0]->.x.; [.c.,1]->.x.; END

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Simulación Ascendente Descendente test_vectors ([Clk,X]->Q0) [.c.,0]->.x.; [.c.,1]->.x.; [.c.,0]->.x.; test_vectors ([Clk,X]->Q0) [.c.,0]->.x.; [.c.,1]->.x.; [.c.,0]->.x.;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador de 4 Bits A/D MODULE contbad "Entrada Clk,X pin 1,2; "salida Registrada Q3..Q0 pin istype 'reg'; "sincronización S=[Q3..Q0]; equations S.Clk=Clk; when !X then S:=(S+1); when X then S:=(S-1);

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador de 4 Bits A/D

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Proyecto Adicional 8, M2, M3 y M4 Diseñar un Contador Hexadecimal de 4 bits, Ascendente/ descendente con el decodificador de Hexadecimal a 7 segmentos integrado. Que contenga una entrada X de modo que: Si X=0 el conteo sea en forma ascendente. Si X=1 el conteo sea en forma descendente. Incluir además una entrada adicional de Rst que mande a cero el conteo al oprimirla

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Q0Q1Q2Q3Q4Q5Q6Q7 abcdefgRck E E E E E E E E E E9111X0111 E E E E E E Contadores que incluyen el decodificador (Hexadecimal)

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Proyecto Adicional 8, M2, M3 y M4

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador de 10 Bits A/D, con Rst MODULE condiez Clk,X,Rst pin 1..3; Q9..Q0 pin istype 'reg'; S=[Q9..Q0]; equations S.Clk=Clk; S.ar=Rst; when !X then S:=(S+1); when X then S:=(S-1); Test_Vectors ([Clk,X,Rst]->Q9) [.c.,0,0]->.x.; ……………. [.c.,0,1]->.x.; [.c.,0,0]->.x.; [.c.,1,0]->.x.; 1

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador de 10 Bits A/D, con !Rst MODULE condiez Clk,X,Rst pin 1..3; Q9..Q0 pin istype 'reg'; S=[Q9..Q0]; equations S.Clk=Clk; S.ar=!Rst; when !X then S:=(S+1); when X then S:=(S-1); Test_Vectors ([Clk,X,Rst]->Q9) [.c.,0,1]->.x.; ……………. [.c.,0,0]->.x.; [.c.,0,1]->.x.; [.c.,1,1]->.x.; 0

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contadores Decimales Los contadores decimales o también llamados de décadas o en BCD son de cuatro bit’s, porque solo cuentan de: 0 a 9 ascendente 9 a 0 descendente

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador decimal (BCD o décadas)

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador decimal Ascendente (BCD o décadas)

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica MODULE contbcd Clk pin 1; Q3..Q0 pin istype 'reg'; S=[Q3..Q0]; equations S.clk=Clk; Truth_table (S:>S) 0:>1; 1:>2; 2:>3; 3:>4; 4:>5; 5:>6; 6:>7; 7:>8; 8:>9; 9:>0; Test_vectors (Clk->Q3).c.->.x.; END

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador decimal Ascendente (BCD o décadas)

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica MODULE contbcd Clk pin 1; Q3..Q0 pin istype 'reg'; S=[Q3..Q0]; equations S.clk=Clk; Truth_table (D:>D) ^HF:>0; 0:>1; 1:>2; 2:>3; 3:>4; 4:>5; 5:>6; 6:>7; 7:>8; 8:>9; 9:>0; ^HF = Hexadecimal F (1111)

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Proyecto Adicional 8, solo M1 Diseñar un Contador de décadas descendente (9 a 0), con el decodificador de BCD a 7 segmentos en un solo circuito, además incluir una entrada adicional de Rst que mande a cero el conteo al oprimirla

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contadores que incluyen el decodificador (BCD) Q0Q1Q2Q3Q4Q5Q6Q7 abcdefgRck E E E E E E E6 X E E E9 111X0110

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contadores EX3, 2421, 5211, “EX-3 declarations E0=[0,0,1,1]; E1=[0,1,0,0]; E2=[0,1,0,1]; E3=[0,1,1,0]; E4=[0,1,1,1]; E5=[1,0,0,0]; E6=[1,0,0,1]; E7=[1,0,1,0]; E8=[1,0,1,1]; E9=[1,1,0,0]; “2421 declarations E0=[0,0,0,0]; E1=[0,0,0,1]; E2=[0,0,1,0]; E3=[0,0,1,1]; E4=[0,1,0,0]; E5=[1,0,1,1]; E6=[1,1,0,0]; E7=[1,1,0,1]; E8=[1,1,1,0]; E9=[1,1,1,1]; “5211 declarations E0=[0,0,0,0]; E1=[0,0,0,1]; E2=[0,0,1,1]; E3=[0,1,0,1]; E4=[0,1,1,1]; E5=[1,0,0,0]; E6=[1,0,1,0]; E7=[1,1,0,0]; E8=[1,1,1,0]; E9=[1,1,1,1]; “ declarations E0=[0,0,0,0]; E1=[0,1,1,1]; E2=[0,1,1,0]; E3=[0,1,0,1]; E4=[0,1,0,0]; E5=[1,0,1,1]; E6=[1,0,1,0]; E7=[1,0,0,1]; E8=[1,0,0,0]; E9=[1,1,1,1];

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador de 0 a 99 Rck Rck = Ripple Clock

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica CkQ3Q2Q1Q0 Rck 0           

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica MODULE deca "entrada Clk pin 1; "Salida combinacional Rck pin 12 istype 'com'; "Salidas registradas Q3..Q0 pin istype 'reg'; D=[Q3..Q0]; equations D.clk=Clk;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Truth_table (D:>D) 0:>1; 1:>2; 2:>3; 3:>4; 4:>5; 5:>6; 6:>7; 7:>8; 8:>9; 9:>0; Truth_table (D->Rck) 0->1; 1->1; 2->1; 3->1; 4->1; 5->1; 6->1; 7->1; 8->1; 9->0;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica F

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Truth_table (D:>D) ^HF:>0; 0:>1; 1:>2; 2:>3; 3:>4; 4:>5; 5:>6; 6:>7; 7:>8; 8:>9; 9:>0; Truth_table (D->Rck) 0->1; 1->1; 2->1; 3->1; 4->1; 5->1; 6->1; 7->1; 8->1; 9->0; ^HF = Hexadecimal F (1111) Maquina de Moore

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Diagrama de transición CkQ3Q2Q1Q0Rck 8   00001 Maquina de Mealy

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica MODULE deca "entrada Clk pin 1; "Salida combinacional Rck pin 12 istype 'com'; "Salidas registradas Q3..Q0 pin istype 'reg'; D=[Q3..Q0]; equations D.clk=Clk;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Asignación de valores a los estados declarations E0=[0,0,0,0]; E1=[0,0,0,1]; E2=[0,0,1,0]; E3=[0,0,1,1]; E4=[0,1,0,0]; E5=[0,1,0,1]; E6=[0,1,1,0]; E7=[0,1,1,1]; E8=[1,0,0,0]; E9=[1,0,0,1];

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Máquina de Mealy state_diagram D State E0: goto E1 with Rck=1; state E1: goto E2 with Rck=1; state E2: goto E3 with Rck=1; state E3: goto E4 with Rck=1; state E4: goto E5 with Rck=1; state_diagram D State E0: goto E1 with Rck=1; state E1: goto E2 with Rck=1; state E2: goto E3 with Rck=1; state E3: goto E4 with Rck=1; state E4: goto E5 with Rck=1; state E5: goto E6 with Rck=1; state E6: goto E7 with Rck=1; state E7: goto E8 with Rck=1; state E8: goto E9 with Rck=1; state E9: goto E0 with Rck=0 ; state E5: goto E6 with Rck=1; state E6: goto E7 with Rck=1; state E7: goto E8 with Rck=1; state E8: goto E9 with Rck=1; state E9: goto E0 with Rck=0 ;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica test_vectors (Clk->D).c.->.x.;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Truth_table (D->Rck) 0->1; 1->1; 2->1; 3->1; 4->1; 5->1; 6->1; 7->1; 8->1; 9->0; Máquina de Moore Máquina de Mealy

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica test_vectors (Clk->D).c.->.x.; END

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Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador asendente/descendente Máquina de Mealy

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica MODULE adbcd "entradas Clk, AD pin 1,2; "salida Combinacional Rck pin 12 istype 'com'; "salidas Registradas Q3..Q0 pin istype 'reg'; D=[Q3..Q0]; equations D.clk=Clk;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica "asignación de valores a los estados declarations E0=[0,0,0,0]; E1=[0,0,0,1]; E2=[0,0,1,0]; E3=[0,0,1,1]; E4=[0,1,0,0]; E5=[0,1,0,1]; E6=[0,1,1,0]; E7=[0,1,1,1]; E8=[1,0,0,0]; E9=[1,0,0,1];

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Máquina de Mealy state_diagram D State E0: If AD then E1; If !AD Then E9 with Rck=0; state E1: If AD then E2 else E0 with Rck=1; state E2: If AD then E3 else E1 with Rck=1; state E3: If AD then E4 else E2 with Rck=1; state E4: If AD then E5 else E3 with Rck=1; state E5: If AD then E6 else E4 with Rck=1; state E6: If AD then E7 else E5 with Rck=1; state E7: If AD then E8 else E6 with Rck=1; state E8: If AD then E9 else E7 with Rck=1; state E9: If AD then E0 with Rck=0; if !AD Then E8 with Rck=1;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Máquina de Moore state_diagram D State E0: Rck=1; If AD then E1 else E9; state E1: Rck=1; If AD then E2 else E0; state E2: Rck=1; If AD then E3 else E1; state E3: Rck=1; If AD then E4 else E2; state E4: Rck=1; If AD then E5 else E3; state E5: Rck=1; If AD then E6 else E4; state E6: Rck=1; If AD then E7 else E5; state E7: Rck=1; If AD then E8 else E6; state E8: Rck=1; If AD then E9 else E7 ; state E9: Rck=0; If AD then E0 else E8;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica test_vectors ([Clk,AD]->D) [.c.,1]->.x.; [.c.,0]->.x.;

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Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador de 0 a 59 ascendente MODULE cnn "entrada Clk pin 1; “Salida Rck pin 12 istype ‘com’; "Salidas registradas Q6..Q0 pin istype 'reg'; D=[Q6..Q4]; U=[Q3..Q0]; equations D.clk=Clk; U.Clk=Clk;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica truth_table ([D,U]:>[D,U]) [7, ^HF]:>[0,0]; [0,0]:>[0,1]; [0,1]:>[0,2]; [0,2]:>[0,3]; [0,3]:>[0,4]; [0,4]:>[0,5]; [0,5]:>[0,6]; [0,6]:>[0,7]; [0,7]:>[0,8]; [0,8]:>[0,9]; [0,9]:>[1,0]; [1,0]:>[1,1]; [1,1]:>[1,2]; [1,2]:>[1,3]; ………………… [5,8]:>[5,9]; [5,9]:>[0,0]; [7, ^HF]:>[0,0]; F 7 Unidades Decenas Clk

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Truth_table ([D,U]->[Rck]) [5,9]->1; test_vectors (Clk->Rck).c.->.x.; Todo lo no listado en Truth_table la salida toma el valor de cero

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Transición Negativa

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Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica truth_table ([D,U]->[Rck]) [0,0]->[1]; [0,1]->[1]; [0,2]->[1]; [0,3]->[1]; [0,4]->[1]; [0,5]->[1]; [0,6]->[1]; [5,4]->[1]; [5,5]->[1]; [5,6]->[1]; [5,7]->[1]; [5,8]->[1]; [5,9]->[0]; Transición Positiva

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Contador de 15 a 0 descendente MODULE cont Clk pin 1; Rck pin 12 istype 'com'; "Salidas registradas Q4..Q0 pin istype 'reg'; D=[Q4]; U=[Q3..Q0]; equations D.clk=Clk; U.Clk=Clk;

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica TEST_VECTORS ([Clk]->[D,U,Rck]) [.c.]->[.x.,.x.,.x.]; END truth_table ([D,U]:>[D,U]) [1,^HF]:>[0,0]; [0,0]:>[1,5]; [0,1]:>[0,0]; [0,2]:>[0,1]; [0,3]:>[0,2]; [0,4]:>[0,3]; [0,5]:>[0,4]; [0,6]:>[0,5]; [0,7]:>[0,6]; [0,8]:>[0,7]; [0,9]:>[0,8]; [1,0]:>[0,9]; [1,1]:>[1,0]; [1,2]:>[1,1]; [1,3]:>[1,2]; [1,4]:>[1,3]; [1,5]:>[1,4]; “tabla para Rck truth_table ([D,U]->[Rck]) [0,0]->[0]; [0,1]->[1]; [0,2]->[1]; [0,3]->[1]; [0,4]->[1]; [0,5]->[1]; [0,6]->[1]; [0,7]->[1]; [0,8]->[1]; [0,9]->[1]; [1,0]->[1]; [1,1]->[1]; [1,2]->[1]; [1,3]->[1]; [1,4]->[1]; [1,5]->[1];

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Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Module cont “Entradas Ck,X pin 1,2; Q7..Q0 pin istype ‘dc,reg’; Sd=[Q7..Q0]; Equations Sd.clk=Ck; Declarations D=[Q7..Q4]; U=[Q3..Q0]; Truth_table ([X,D,U]:>[D,U]) [0,0,0]:>[0,1]; [0,0,1]:>[0,2]; [0,0,2]:>[0,3]; [1,0,2]:>[0,1]; ………………………….; [1,1,2]:>[1,1]; ………………………………; [0,7,8]:>[0,0]; [1,0,0]:>[7,8]; [0,^HF,^HF]:>[0,0]; [1,^HF,^HF]:>[0,0]; Contador de 0 a 78 ascendente/descendente

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Programa Medio Termino I.- Introducci ó n a los Sistemas Digitales II.- Sistemas Num é ricos III.- Á lgebra Booleana IV.- Minimizaci ó n de funciones Booleanas. Examen Final V.- Dise ñ o Combinacional. VI.- Flip-Flops. VII.- Dise ñ o Secuencial.

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Instrucciones: Lea cuidadosamente la descripci ó n de cada problema escriba claramente en el espacio indicado: 1.-Para el dise ñ o combinacional obtenga a).-El diagrama de bloques indicando las entradas y salidas. ( 5 puntos) b).- La tabla de verdad. ( 20 puntos) Una vez comprobado el funcionamiento imprima y anexe al instructivo c).- El Archivo en formato ABEL ABL ( 10 puntos) d).- La simulaci ó n que deber á de contener las pruebas necesarias para comprobar que cumple con lo solicitado. ( 10 puntos)

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica a) El diagrama de bloques indicando las entradas y salidas. ( 5 puntos)

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica b).- La tabla de verdad. ( 20 puntos) m A B A=B A>BA<B

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica d).- El Archivo en formato ABEL ABL (10 puntos)

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica e).- La simulación que deberá de contener las pruebas necesarias para comprobar su funcionamiento. WAV ( 10 puntos)

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Diseño Secuencial a). - El Diagrama de bloques indicando las entradas y salidas ( 5 puntos) b).- Diagrama de Transici ó n( 15 puntos) c). - Obtenga la tabla de Estados( 10 puntos) Una vez comprobado el funcionamiento imprima y anexe al instructivo d).- El archivo en formato ABEL ( 15 puntos) e).- La simulaci ó n que deber á de contener las pruebas necesarias para comprobar su funcionamiento (10 puntos)

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Para la solución de los problemas es permitido usar los dispositivos GAL16V8, GAL22V10 o GAL26V12. En la computadora sólo está permitido usar el programa Isp Starter y Word para mostrar los resultados. Sólo una sola impresión está permitida por cada problema.

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica 2.- Para el diseño secuencial obtenga a). - El Diagrama de bloques indicando las entradas y salidas (5 puntos)

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica b).- Diagrama de Transición ( 10 puntos)

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica c). – Obtenga la tabla de Estados ( 10 puntos) 01 E0E1E2 E1E3 E2E6E7 E3E4 E5 E1E2 E6E4E8 E7E8 E9 E1E2

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Una vez comprobado el funcionamiento imprima y anexe al instructivo e).- El archivo en formato ABEL ABL ( 15 puntos) f).- La simulación que deberá de contener las pruebas necesarias para comprobar su funcionamiento WAV ( 10 puntos)

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Para la solución de los problemas es permitido usar los dispositivos GAL16V8, GAL22V10 o GAL26V12., En la computadora sólo está permitido usar el programa Isp Starter. Sólo una sola impresión está permitida por cada problema.

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Reglas obligatorias para presentar el examen 1.-Solo esta permitido el uso de l á piz o pluma para resolver el examen. (Deja tus libros afuera del aula) 2.-No se permite el uso de disquetes, o memorias USB ni el uso de INTERNET. 3.- En la computadora solo esta permitido usar el programa Isp Starter y Word. 4.- En los archivos en formato ABEL-HDL tanto en el combinacional como en el secuencial incluir l í neas de comentarios que contengan: “ Fecha. “ Nombre y numero de matricula. “ Nombre de la Materia y hora en que se esta cursando

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Reglas obligatorias para presentar el examen 5.-Para la soluci ó n de los problemas es permitido usar los dispositivos: GAL16V8, GAL20V8, GAL22V10 o GAL26V Antes de imprimir guarde los archivos 7.- Solo esta permitido una sola impresi ó n por cada problema. 8.- Si tienes una pregunta o duda por favor levanta la mano. 9.- El examen es individual, no se permite preguntar al compa ñ ero ni ver su monitor SE CONSIDERA COPIA, no te arriesgues.

Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Noviembre 2011 Sistemas Digitales Electrónica Digital I Universidad Autónoma de Nuevo León Facultad de Ingeniería Mecánica y Eléctrica Calificaci ó n ConceptoPuntos Examen de medio t é rmino 25 Examen Final 30 Tareas 15 Proyecto Final 30 Proyectos adicionales 15