Análisis Análisis y Síntesis Métodos de análisis: Tabla de verdad.

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1 Análisis Análisis y Síntesis Métodos de análisis: Tabla de verdad.
Heurístico. Diagramas de estado. Simulación. Test del hardware. etc..... Introducción a los Sistemas Lógicos y Digitales 2007

2 Análisis Análisis y Síntesis Ejemplo de análisis heurístico
(planteo de ecuaciones y análisis de diagramas de tiempo) Introducción a los Sistemas Lógicos y Digitales 2007

3 Análisis Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

4 Análisis Análisis y Síntesis Suponiendo que la entrada X
se mantiene constante, se observa que las salidas cambian de tal forma que si X=0, las mismas evolucionan como un contador binario regresivo. Si en cambio, X=1, el modo de conteo es progresivo. Introducción a los Sistemas Lógicos y Digitales 2007

5 Análisis Análisis y Síntesis Ejemplo de planteo de ecuaciones
y análisis de diagramas de estados) Introducción a los Sistemas Lógicos y Digitales 2007

6 Análisis Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

7 Partimos del siguiente circuito:
Análisis Análisis y Síntesis Ejemplo de planteo de ecuaciones y análisis de diagramas de estados) Partimos del siguiente circuito: Introducción a los Sistemas Lógicos y Digitales 2007

8 serie tal que si la secuencia es "100" sacará un 1 por la salida, caso
Análisis Análisis y Síntesis Este circuito puede ser un detector de secuencia cíclico de una entrada serie tal que si la secuencia es "100" sacará un 1 por la salida, caso contrario quedará siempre en 0. Además, el siguiente bit después de detectar la secuencia correcta es descartado Introducción a los Sistemas Lógicos y Digitales 2007

9 Simulación del circuito anterior
Análisis Análisis y Síntesis Simulación del circuito anterior En este ejemplo, se realiza una posterior simulación por software con entrada por esquemático (MaxPlus-II) con lo cual puede ayudar a estudiar el comportamiento del circuito ya sea para estudiar un circuito desconocido como también para verificar el comportamiento de uno que se está diseñando. Introducción a los Sistemas Lógicos y Digitales 2007

10 Síntesis Análisis y Síntesis Métodos de síntesis:
Heurístico basado en: Tabla de verdad. Ecuaciones lógicas. Diagramas de Karnaugh. Diagramas de estados. Algoritmos de síntesis. Diseño basado en Lenguaje de Descripción del Hardware (HDL) etc..... Introducción a los Sistemas Lógicos y Digitales 2007

11 Ejemplo de método heurístico:
Análisis y Síntesis Ejemplo de método heurístico: Detector de secuencia 1011 que permite solapamiento. Introducción a los Sistemas Lógicos y Digitales 2007

12 Síntesis por Diagramas de estados Análisis y Síntesis
Modelo de Mealy La(s) salida(s) depende(n) de la(s) entrada(s) y del estado actual. Modelo de Moore La(s) salida(s) depende(n) del del estado actual. Bloque combinatorio Bloque de memoria salidas=función (entradas, estado actual) entradas salidas del bloque de Bloque combinatorio Bloque de memoria salidas=función (entradas, estado actual) entradas salidas del bloque de Introducción a los Sistemas Lógicos y Digitales 2007

13 Síntesis por Mealy Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

14 Tablas de transición para generar el siguiente estado
Síntesis por Mealy Análisis y Síntesis Tablas de transición para generar el siguiente estado Introducción a los Sistemas Lógicos y Digitales 2007

15 Síntesis por Mealy Análisis y Síntesis
Si la entrada en S0 cambia de 0 a 1, la salida sigue a la entrada sin importar si el reloj habilita el cambio. ESTO PUEDE TRAER PROBLEMAS EN DISEÑOS MAS COMPLEJOS....!!!!!!!!!!!!!! Introducción a los Sistemas Lógicos y Digitales 2007

16 Diseño de circuito monoestable disparado por flanco ascendente
Síntesis por Moore Análisis y Síntesis Diseño de circuito monoestable disparado por flanco ascendente Introducción a los Sistemas Lógicos y Digitales 2007

17 Tablas de transición para generar el siguiente estado
Síntesis por Moore Análisis y Síntesis Tablas de transición para generar el siguiente estado Introducción a los Sistemas Lógicos y Digitales 2007

18 Síntesis por Moore Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

19 Síntesis por Moore Análisis y Síntesis Por Moore el mismo
problema generó un hardware mas complejo pero con la salida sin depender de la entrada, salvo en cada flanco de reloj. Introducción a los Sistemas Lógicos y Digitales 2007

20 Diseñar en base a un flip-flop JK un circuito que responda
Síntesis por Moore Análisis y Síntesis Diseñar en base a un flip-flop JK un circuito que responda con el siguiente diagrama de estados: Introducción a los Sistemas Lógicos y Digitales 2007

21 El diagrama de estados corresponde a un flip-flop "JK"
Síntesis por Moore Análisis y Síntesis El diagrama de estados corresponde a un flip-flop "JK" Introducción a los Sistemas Lógicos y Digitales 2007

22 Análisis y Síntesis Síntesis por Moore
Introducción a los Sistemas Lógicos y Digitales 2007

23 Síntesis por Moore Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

24 Contador binario progresivo-regresivo de 2 bits
Síntesis por Mealy Análisis y Síntesis Contador binario progresivo-regresivo de 2 bits Introducción a los Sistemas Lógicos y Digitales 2007

25 Contador binario progresivo-regresivo de 2 bits
Síntesis por Mealy Análisis y Síntesis Contador binario progresivo-regresivo de 2 bits Introducción a los Sistemas Lógicos y Digitales 2007

26 Contador binario progresivo-regresivo de 2 bits
Síntesis por Mealy Análisis y Síntesis Contador binario progresivo-regresivo de 2 bits Introducción a los Sistemas Lógicos y Digitales 2007

27 progresivo-regresivo con FF "D" y "JK"
Síntesis por Moore Análisis y Síntesis Diseño de contador progresivo-regresivo con FF "D" y "JK" Introducción a los Sistemas Lógicos y Digitales 2007

28 Síntesis por Moore Análisis y Síntesis
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29 Síntesis por Moore Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

30 Síntesis por Mealy Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

31 Ejemplo de diseño con estados redundantes
Síntesis por Mealy Análisis y Síntesis Ejemplo de diseño con estados redundantes Diseño final con la redundancia Introducción a los Sistemas Lógicos y Digitales 2007

32 Síntesis por Moore Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

33 Síntesis por Moore Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

34 Síntesis por Moore Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

35 Síntesis por Moore Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

36 Síntesis por Moore Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

37 Síntesis por Moore Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

38 Síntesis por Moore Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

39 Análisis y Síntesis Introducción a los Sistemas Lógicos y Digitales 2007

40 Análisis y Síntesis "1" Introducción a los Sistemas Lógicos y Digitales 2007

41 Síntesis por Moore Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

42 Síntesis por Moore Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

43 Detector de paridad par en formato serie de 2 bits de magnitud
Síntesis por Moore Análisis y Síntesis Detector de paridad par en formato serie de 2 bits de magnitud Introducción a los Sistemas Lógicos y Digitales 2007

44 Diseño de comparador de magnitud serie de dos números sin
Síntesis por Moore Análisis y Síntesis Diseño de comparador de magnitud serie de dos números sin signo (A y B) donde se transmite el bit mas significativo primero Las salidas Z1Z0 deben cumplir con la siguiente tabla: Si A>B => Z1Z0=10 Si A<B => Z1Z0=01 Si A=B => Z1Z0=11 Si se está comparando => Z1Z0=00 AB Z1Z0 A1..A0 B1..B0 CLK Z1 Z0 Introducción a los Sistemas Lógicos y Digitales 2007

45 Detector de la secuencia "101" sin solapamiento
Síntesis por Moore Análisis y Síntesis Detector de la secuencia "101" sin solapamiento Introducción a los Sistemas Lógicos y Digitales 2007

46 Síntesis por Moore Análisis y Síntesis Detector de la secuencia
"101" sin solapamiento Introducción a los Sistemas Lógicos y Digitales 2007

47 Comando de un motor con dos pulsadores A y B
Síntesis por Moore Análisis y Síntesis Comando de un motor con dos pulsadores A y B Introducción a los Sistemas Lógicos y Digitales 2007

48 Comando de un motor con dos pulsadores A y B
Síntesis por Moore Análisis y Síntesis Comando de un motor con dos pulsadores A y B Introducción a los Sistemas Lógicos y Digitales 2007

49 Monoestable de 3 ciclos de reloj en alto NO REDISPARABLE
Síntesis por Moore Análisis y Síntesis Monoestable de 3 ciclos de reloj en alto NO REDISPARABLE Introducción a los Sistemas Lógicos y Digitales 2007

50 Monoestable de 3 ciclos de reloj en alto NO REDISPARABLE
Síntesis por Moore Análisis y Síntesis Monoestable de 3 ciclos de reloj en alto NO REDISPARABLE Introducción a los Sistemas Lógicos y Digitales 2007

51 Monoestable de 3 ciclos de reloj en alto NO REDISPARABLE
Síntesis por Moore Análisis y Síntesis Monoestable de 3 ciclos de reloj en alto NO REDISPARABLE Introducción a los Sistemas Lógicos y Digitales 2007

52 Detector de número impar en formato serie cíclico, siendo el
Síntesis por Moore Análisis y Síntesis Detector de número impar en formato serie cíclico, siendo el primer bit de entrada de cada secuencia, el MSB. Introducción a los Sistemas Lógicos y Digitales 2007

53 Síntesis por Moore Análisis y Síntesis
Controlador de motor paso a paso Introducción a los Sistemas Lógicos y Digitales 2007

54 Síntesis por Moore Análisis y Síntesis
Controlador de motor paso a paso Introducción a los Sistemas Lógicos y Digitales 2007

55 Síntesis por Moore Análisis y Síntesis
Controlador de motor paso a paso Introducción a los Sistemas Lógicos y Digitales 2007

56 Síntesis por Moore Análisis y Síntesis
Controlador de motor paso a paso Introducción a los Sistemas Lógicos y Digitales 2007

57 Síntesis por Moore Análisis y Síntesis Circuito monoestable
disparado por flanco descendente NO REDISPARABLE Introducción a los Sistemas Lógicos y Digitales 2007

58 Síntesis por Moore Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

59 Síntesis por Moore Análisis y Síntesis Qué hacemos
con esta combinación?? Introducción a los Sistemas Lógicos y Digitales 2007

60 Síntesis por Moore Análisis y Síntesis
El bloque de síntesis es el del caso anterior donde las entradas de datos A y B provienen ahora del conversor analógico-digital. Se debe sincronizar la actividad del ADC para que éste cambie los datos A y B cada 4 ciclos de reloj de la máquina de estados. Introducción a los Sistemas Lógicos y Digitales 2007

61 Síntesis por Moore Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

62 Síntesis por Moore en ambiente esquemático Análisis y Síntesis
Circuito monoestable disparado por flanco ascendente Introducción a los Sistemas Lógicos y Digitales 2007

63 Síntesis por Moore en ambiente esquemático Análisis y Síntesis
Circuito monoestable disparado por flanco ascendente Resultados de la simulación Introducción a los Sistemas Lógicos y Digitales 2007

64 Método de síntesis por HDL (Lenguaje de Descripción de Hardware)
Análisis y Síntesis Método de síntesis por HDL (Lenguaje de Descripción de Hardware) Introducción a los Sistemas Lógicos y Digitales 2007

65 Síntesis por Moore en AHDL Análisis y Síntesis
Detector de secuencia "1000" sin solapamiento Introducción a los Sistemas Lógicos y Digitales 2007

66 Síntesis por Moore en AHDL Análisis y Síntesis
Detector de secuencia "1000" sin solapamiento Resultado de la simulación Introducción a los Sistemas Lógicos y Digitales 2007

67 Síntesis por Moore en AHDL Análisis y Síntesis
Diseño de contador binario progresivo-regresivo de 2 bits Introducción a los Sistemas Lógicos y Digitales 2007

68 Síntesis por Moore en AHDL Análisis y Síntesis
Resultado de la simulación Introducción a los Sistemas Lógicos y Digitales 2007

69 Síntesis por Moore en AHDL Moore ejemplo 3 Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

70 Síntesis por Moore en AHDL Moore ejemplo 3 Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

71 Síntesis por Moore en AHDL Moore ejemplo 4 Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007

72 Síntesis por Moore en AHDL Moore ejemplo 4 Análisis y Síntesis
Introducción a los Sistemas Lógicos y Digitales 2007