Clasificación de los circuitos integrados de acuerdo a su tamaño: SSI (Small Scale Integration): Integración a pequeña escala. Contiene de 1 a 20 compuertas MSI (Medium Scale Integration) : Integración a mediana escala. Contiene de 20 hasta 200 compuertas LSI (Large Scale Integration) : Integración a gran escala. Contiene de 200 hasta 200.000 compuertas VLSI (Very Large Scale Integration) : Integración a muy gran escala. Contiene de 200 hasta 200.000 compuertas

SSI (Small Scale Integration): Integración a pequeña escala. Grupo de compuertas o flip-flops encapsulados en DIPs de 14 pines

Integración a mediana escala MSI (Medium Scale Integration) : Integración a mediana escala Bloque de construcción funcional : decodificadores, multiplexores, etc

LSI (Large Scale Integration) Integración a gran escala Incluyen memorias pequeñas, microprocesadores, PLD, etc.

VLSI (Very Large Scale Integration) : Integración a muy gran escala. A menudo se define en cantidad de transistores en lugar de compuertas Microprocesadores y grandes memorias

Una y sola una de las salidas es activada DECODIFICADOR Decodificadores n entradas 2n salidas activas en bajo Una y sola una de las salidas es activada DECODIFICADOR

Decodificador de 2 a 4 líneas Decodificadores Decodificador de 2 a 4 líneas Entradas Salidas B A G Y0 Y1 Y2 Y3 X 1 A B Y0 Y1 Y2 Y3 G Ver simulación

El decodificador es un generador de min términos Como generador de funciones El decodificador es un generador de min términos F = A,B,C (0,3,5,7)

SEÑALES DE HABILITACION Decodificadores Circuitos decodificadores TTL INTEGRADO DECODIFICADOR SEÑALES DE HABILITACION 74LS 139 2 a 4 líneas - Doble G (activa en cero) 74LS138 3 a 8 líneas G1 (activa en uno) G2=G2A+G2B (activa en cero) 74LS154 4 a 16 líneas G1,G2 (activa en cero) 74LS42/5 4 a 10 líneas ó BCD a decimal   74LS155 2 a 4 líneas -Doble G1 (activa en bajo), C1 (activa en alto) . G2 (activa en bajo), C2 (activa en bajo)

SELECTOR DE DATOS, MULTIPLEXOR o MUX Multiplexores SELECTOR DE DATOS, MULTIPLEXOR o MUX Lenguaje: S A B SEL Si SEL= 0 entonces S = A si no S = B

Multiplexores Como generador de funciones (1) Ver simulación

Como generador de funciones (2) Multiplexores Como generador de funciones (2) ENTRADAS SALIDA A B C D Y   1

SEÑALES DE HABILITACION Multiplexores Circuitos multiplexores TTL INTEGRADO MULTIPLEXOR SEÑALES DE HABILITACION 74LS 150 1 de 16 Strobe (activa en cero habilita el circuito).Salida W invertida 74LS 151 1 de 8 Strobe (activa en cero habilita el circuito).Salidas Y y W complementarias. 74LS 153 2 (1 de 4) Selección común. Señales de Strobe 1G y 2G separadas. 74LS 157 4 (1 de 2) Strobe (activa en cero). Una palabra de 4 bits es seleccionada de dos fuentes.

Multiplexores Conexiones en cascada

Buses de datos con multiplexores y decodificadores

a) multiplexores y decodificadores b) solo multiplexores Actividad: Realice el siguiente diseño en grupos de 2 personas. La solución se discutirá en clase con el instructor y el grupo. Diseñe un multiplexor de 1 de 32 líneas con multiplexores de 1 de 8 líneas usando: a) multiplexores y decodificadores b) solo multiplexores

Enrutadores de señales. Demultiplexores DEMULTIPLEXORES: Enrutadores de señales. in Sal 0 Sal 1 Sal 2 Sal 3 DEC Sal 0 Sal 1 Sal 2 Sal 3 A B EN in

Sumadores Sumadores de 1 bit

Ver simulación SUMADOR DE 4 BITS FA Bn An Sn Cn Cn+1 C1 C2 B2 A2 S2 Sumadores SUMADOR DE 4 BITS FA Bn An Sn Cn Cn+1 C1 C2 B2 A2 S2 B1 A1 S1 B0 A0 S0 C0 Ver simulación

Complemento a 2´s : Complemento a 1´s + 1 +5 0.0101 Formatos MANEJO DE NÚMEROS CON SIGNO 0 : números positivos 1: números negativos S M Signo y magnitud : +5 0.0101 -5 1.0101 Complemento a 1´s: +5 0.0101 -5 1.1010 Complemento a 2´s : Complemento a 1´s + 1 +5 0.0101 -5 1.1010 +1 = 1.1011

Realice las siguientes operaciones en complemento a 2s. Formatos Actividad: Realice las siguientes operaciones en complemento a 2s. +5 0.0101 +7 0.0111 +7 0.0111 -5 1.1011 ----------------- ------------------ -7 1.1001 -7 1.1001 +5 0.0101 -5 1.1011 ----------------- ------------------

Realice las siguientes operaciones en complemento a 2s. Formatos Solución: Realice las siguientes operaciones en complemento a 2s. +5 0.0101 +7 0.0111 +7 0.0111 -5 1.1011 ----------------- ------------------ +12 0.1100 +2 0.0010 -7 1.1001 -7 1.1001 +5 0.0101 -5 1.1011 ----------------- ------------------ -2 1.1110 -12 1.0100

Actividad: Realice el siguiente diseño utilizando circuitos combinatorios MSI y LSI. Diseñe una unidad aritmética que, mediante una entrada de selección S, sume ó reste dos números binarios de 4 bits con signo.

Solución: Diseñe una unidad aritmética que, mediante una entrada de selección S, sume ó reste dos números binarios de 4 bits con signo.

Memorias de solo lectura: ROM Arreglo de memoria 2 n palabras por m bits líneas salida dirección Decodificador palabra

ROM: Arreglo bidimensional Fila  “palabra”; índice  “dirección“ Ancho de la fila  tamaño palabra (bit-width) Dirección es entrada, palabra seleccionada es salida Dec n-1 Dirección 2 -1 n +5V Línea palabra 0011 Línea palabra 1010 Líneas de bits j i Organización interna

Ejemplo: Implementación lógica combinatoria ROM Ejemplo: Implementación lógica combinatoria F0 = A' B' C + A B' C' + A B' C F1 = A' B' C + A' B C' + A B C F2 = A' B' C' + A' B' C + A B' C' F3 = A' B C + A B' C' + A B C' B 1 Dirección A C F 2 3 Contenido palabra dirección salidas ROM 8 palabras por 4 bits A B C F 1 2 3

ROM 16K x 16 Subsistema 2764 EPROM 8K x 8

Un microprocesador de 20 bits de direcciones y ROM DISEÑO Diseñar una unidad de memoria que posea las siguientes características: Un microprocesador de 20 bits de direcciones y 8 bits de datos (tipo 8088) manejará 4 bancos de memoria ROM del tipo 27256, para direccionar los 128 kbytes más altos de direcciones.

Mapa de memoria ROM 1M FFFFF H 32K F8000 H F7FFF H F0000 H EFFFF H E7FFF H E8000 H EFFFF H F0000 H F7FFF H F8000 H FFFFF H E0000 H 128K 1M 1FFFF H 00000 H

Mapa de decodificación de memoria ROM Mapa de decodificación de memoria Selección Habilitación

Decodificación de memoria ROM Decodificación de memoria 32Kx8 OE CS Y0 Y1 Y2 Y3 M E A0 A19 A14 D0 D7 27256 RD DEC A15 A16 MICRO PROCE SADOR Dirección Datos A17 A18

Forma de onda buffer no inversor Tristate Circuitos Tri-state: valores de salida "0", "1", y "Z" entrada adicional: output enable (OE) Compuerta Control Salida Entrada Cuando OE es alto  "buffer“ no inversor Cuando OE es bajo  desconectada desde la salida Esto permite que mas de una compuerta sea conectada a la misma salida, solamente una tiene habilitada su salida en el mismo tiempo Forma de onda buffer no inversor "Z" A OE F 100 A X 1 OE F Z

Multiplexor 2:1 con compuertas tri-state: Cuando SelectInput es alto  Input1 es conectada a F Cuando SelectInput es bajo Input0 es conectada a F

Multiplexor 4:1 con Tristate Decodificador + 4 compuertas tri-state

Open Collector (Colector abierto): Otra manera de conectar varias compuestas a la misma salida. Solamente tiene capacidad de llevar su salida a bajo; no puede manejar la salida a alto. Requiere una resistencia conectada al voltaje de “1” (pull up) AND alambrada (Wired AND): Si los transistores A y B están en corte la salida es "1", Si al menos uno de los transistores está saturado la salida es “0",

Open Collector Multiplexor 4:1

Línea bidireccional de datos BUS BUS BIDIRECCIONAL Control del bus D C Registro de salida Registro de entrada Línea bidireccional de datos Salida de datos Control de entrada Bus inhabilitado (alta impedancia) Sout Sin