1 Problemas FJ. Molina. A. Ariel Gómez. J. Barbancho Departamento de Tecnología Electrónica Universidad de Sevilla (SPAIN) 2011 Asignatura de Automatización Industrial E. U. Politécnica
2 Problema 6.3 Para ensayar el comportamiento en planta de un bloque funcional que contiene el SFC de la figura, se ha decidido incluirle un modo de TEST que permita validar etapa a etapa todas las evoluciones sin inhibir sus acciones. 1.Modifique el programa utilizando la interfase que se indica. Suponga que en cualquier momento puede restaurarse el modo de evolución normal. 2.Incluya una se al de interlock para todas las salidas. 3.Para el caso 2, conteste si se están inhibiendo o no las acciones de las etapas. 4.Introduzca una señal de avance forzado
3 Problema 6.3 1) Modifique el programa utilizando la interfase que se indica. Suponga que en cualquier momento puede restaurarse el modo de evolución normal.
4 Problema 6.3 Avance validado
5 Problema 6.3 2) Incluya una señal de interlock para todas las salidas. INTERLOCK: Significado de la señal: 1 – No se inhiben salidas 0 – Se inhiben salidas
6 Problema 6.3 2) Incluya una señal de interlock para todas las salidas. INTERLOCK: Significado de la señal: 1 – No se inhiben salidas 0 – Se inhiben salidas IMPORTANTE: Debe colocarse en las operaciones permanentes de salida
7 Problema 6.3 3) Para el caso 2, conteste si se están inhibiendo o no las acciones de las etapas.