Circuitos secuenciales FLIP - FLOPS Latch transparente muestrea las entradas todo el tiempo que el reloj permanezca activado (en 1). Cambia de estado cuando un borde de la señal de reloj es aplicada. Dispositivos disparados por flanco muestrean las entradas en el borde del evento Generan el enganche del dato de entrada si la ventana de muestreo es pequeña cuando el latch está viendo las entradas de los datos (flip-flop). Las entradas de reloj dinámicas y los latches que las usan reducen la ventana a un tiempo muy pequeño alrededor del borde del reloj. Hay dos tipos de entradas de reloj dinámicas: disparadas por flanco positivo o negativo y master-slave. Eliminan la combinación no permitida para el latch R-S.

Circuitos secuenciales J-K Flipflop Cómo eliminar el estado prohibido? R-S latch K J S R Q \ Idea: use la salida realimentada para garantizar que R y S nunca serán uno J, K ambos a uno mantienen “ toggle” J K Q* Función Q Mantiene 1 Reset Set Toggle Characteristic Equation: Q+ = Q K + Q J

Circuitos secuenciales J-K Flipflop R-S latch K J S R Q \ 100 J K Q \ Corrección Toggle: Cambio de estado por cada evento de reloj Solución: Master/Slave Flipflop

Circuitos secuenciales Flipflop J-K Master/Slave Etapa Master Etapa Slave J R-S Latch K R S \Q Q \P P Clk Muestrea entradas mientras clock alto Muestrea entradas mientras clock bajo Usa tiempo para romper camino realimentación de salida a entradas Operación Correcta Del “toggle”

Circuitos secuenciales     Circuitos secuenciales Tabla de excitación   J K CK Q* X Q 1   J K 0 0 X 0 1 1 1 0 1 1 Q* Q Diagrama de estados 1 JK 1d d1 0d d0 Ecuación característica  

Circuitos secuenciales Edge-Triggered Flipflops 1's Catching: a 0-1-0 glitch on the J or K inputs leads to a state change! forces designer to use hazard-free logic Solution: edge-triggered logic Negative Edge-Triggered D flipflop 4-5 gate delays setup, hold times necessary to successfully latch the input Characteristic Equation: Q+ = D Negative edge-triggered FF when clock is high

Circuitos secuenciales   Circuitos secuenciales Edge-triggered Flipflops Step-by-step analysis Negative edge-triggered FF when clock goes high-to-low data is latched Negative edge-triggered FF when clock is low data is held

Circuitos secuenciales Positive vs. Negative Edge Triggered Devices Positive Edge Triggered Inputs sampled on rising edge Outputs change after rising edge Negative Edge Triggered Inputs sampled on falling edge Outputs change after falling edge Toggle Flipflop Formed from J-K with both inputs wired together

Circuitos secuenciales Latch transparente muestrea entradas todo el tiempo que el reloj permanezca activado (en 1) Dispositivos disparados por flanco muestrean las entradas en el borde del evento 7474 D Q Clk Timing Diagram: Flip flip disparado por borde positivo 7476 D Q C Clk Latch sensible a nivel Circulo si es disparado por borde negativo Igual comportamiento a menos que cambien las entradas mientras el reloj es alto

Circuitos secuenciales Tabla de transición Tabla de excitación D Reloj Q*   1 X Q FlipFlop D D 0 0 0 1 1 1 0 1 1 Q Q* Diagrama de estados:   Ecuación característica :

Circuitos secuenciales Circuitos equivalentes de Flip-flops Flip-flop JK Flip-flop D Flip-flop T Flip-flop T Flip-flop T

Circuitos secuenciales Aplicaciones de Flip-Flops

Circuitos secuenciales Aplicaciones de Flip-Flops

Circuitos secuenciales Latches vs. Flipflops Input/Output Behavior of Latches and Flipflops Type When Inputs are Sampled When Outputs are Valid unclocked always propagation delay from latch input change level clock high propagation delay from sensitive (Tsu, Th around input change latch falling clock edge) positive edge clock lo-to-hi transition propagation delay from flipflop (Tsu, Th around rising edge of clock rising clock edge) negative edge clock hi-to-lo transition propagation delay from flipflop (Tsu, Th around falling edge of clock falling clock edge) master/slave clock hi-to-lo transition propagation delay from flipflop (Tsu, Th around falling edge of clock