Desarrollo de soft IP cores para el control de dispositivos de E/S Ingeniería Electrónica Proyectos 2002 Desarrollo de soft IP cores para el control de dispositivos de E/S Francisco Javier Pérez Gómez
Objetivo IP Cores Lógica programable (FPGA) VHDL
Etapas del diseño (I) Especificaciones iniciales División en bloques Descripción RT + controlador Codificación
Etapas del diseño(II) Validación funcional (simulación) Síntesis lógica Implementación física
Señales de vídeo (I) Colores RGB Barridos
Señales de vídeo (II) Compresión Sensibilidad ojo humano Separación luminancia y color (CSC) Reducción ancho de banda Modulación (Video compuesto) Efecto parpadeo Barrido entrelazado
Señales de vídeo (III) Señal RGB Señal video compuesto
Conversión espacio de color Señales de vídeo (IV) Conversión espacio de color Video compuesto
Señales de vídeo (V) Barrido entrelazado Barrido progresivo
Placa de prototipado Video compuesto Video VGA
Diseño (I) Decodificación señal de vídeo Tratamiento de señal Extracción referencias temporización Separación componentes Y, B-Y, R-Y Tratamiento de señal Conversión monocroma Barrido entrelazado >> Barrido progresivo Otras operaciones Pausa (Still Frame) Inicialización dispositivos externos
Diseño (II) Diagrama de bloques
Integración video - PC