Introducción a VLSI DINÁMICA

Dinámica Deducir tiempos de conmutación Rise time: 10% - 90% Fall time: 90% - 10% Delay time: 50% entrada – 50% salida

Descarga de un nodo

Descarga en saturación Comienza en saturación Cálculo del tiempo T1 entre 0.9 Vdd y fin de saturación (Vdd-Vt)

Descarga en triodo Comienza en triodo Cálculo del tiempo T2 entre fin de saturación (Vdd-Vt) y 0.1 Vdd

Expresión total Considerando Para valores

Tiempo de descarga Conclusiones Proporcional a la capacidad de salida La disminución de Vdd hace el circuito más lento Si se aumenta el transistor (Kn) se disminuye el tiempo

Tiempo de carga Diferencias Capacitor se carga desde Vss hasta Vdd Análisis similar

Tiempo de carga: caso débil Nivel lógico 1 débil Nodo de salida se carga desde Vss hast Vdd-Vt Transistor en saturación hasta Vdd-Vt

Tiempo de carga: caso débil No se alcanza 90% Se calcula la transición 0% - 50%

Caso débil Expresión tiempo carga Descarga

Transiciones reales Señales de entrada Tiempos de trepada y caída reales (>0)

Transistor: Modelo de resistencia Reemplazar el transistor Modelo simplificado: resistor apropiado + llave ideal Motivación Herramienta de cálculo a mano alzada Modelo de simulación para grandes circuitos Cuando son equivalentes ?

Transistor: Modelo de resistencia Resistencia equivalente Muchos criterios Tiempo de crecida/caída es el mismo

Transistor: Modelo de resistencia Igualando para NMOS y PMOS

Transistor: Modelo de resistencia Caso débil Resistencia Transistores

Capacidades de un transistor MOS

MOSFET Capacitances: Gate-Bulk * a) b) c) Gate-Bulk capacitance dominates Depending on the operation mode this capacitance changes a) cut-off: no charge. Appers directly as Cgb b) resistive: channel acts as a shield, Cgb=0. Capacitance distributes between drain and source c) saturation: Cgd and Cgb are zero. All capacitance is Cgs Digital Design: Saturation and cut-off are the most important * "Adapted from Digital Integrated Circuits, by Rabaey et. al. Copyright 2003 Prentice Hall/Pearson."

Gate Capacitance Behavior Capacitance as a function of VGS (with VDS = 0) Capacitance as a function of the degree of saturation * "Adapted from Digital Integrated Circuits, by Rabaey et. al. Copyright 2003 Prentice Hall/Pearson."

Gate Capacitance Summary In cutoff, linear capacitor In triode, this C is splitted between S and D In saturation it is necessary to integrate the charge in the channel

MOSFET Capacitances: Overlap x d L Polysilicon gate Top view Gate-bulk overlap Source n + Drain W Overlap capacitances are Cgso and Cgdo Values are given by unit width: * * "Adapted from Digital Integrated Circuits, by Rabaey et. al. Copyright 2003 Prentice Hall/Pearson."

MOSFET Capacitances: Diffusion Channel-stop implant N 1 A Side wall Source W N D Bottom x Side wall j Channel L S Substrate N A * "Adapted from Digital Integrated Circuits, by Rabaey et. al. Copyright 2003 Prentice Hall/Pearson."

Cómputo de capacidades Inversor Carga: otro inversor

Capacidad de entrada Tipos Gate-drain Gate-drain, Gate, Gate-source Efecto de Miller

Capacidad de entrada Gate-drain Suponiendo saturación Solapamiento

Capacidad de entrada Gate-source Capacidad de gate en saturación

Capacidad de entrada Valor total

Capacidad de salida Capacidad propia + carga Propia o intrínseca Gate-drain Juntura de Drain Capacidad no-lineal; depende de Vd

Capacidad de salida Juntura de drain Linealización Criterio: misma variación de carga

Capacidad de salida Juntura de drain Tres componentes Valor total

Capacidad de salida Carga Valor Total Inversor siguiente posee su salida fija (No Miller) También posee 1 transistor en corte y otro en triodo Valor Valor Total

Ejemplo Compuerta inversora

Ejemplo Tiempo de caída

Ejemplo Tiempo de trepada

Tarea Tecnología 0.35um Dados los parámetros de SPICE de MOSIS, hallar los tiempos correspondientes a una compuerta NAND2 y NOR2, asumiendo tamaños 6λ/2λ para los transistores NMOS y 10λ/2λ para los transistores PMOS