Prototipado de un MMR Simple en una FPGA M. Canseco, J.M. Claver, G. León, I. Vilata XV Jornadas de Paralelismo

Finalidad Obtener un Modelo de Prototipado de un Encaminador con soporte de QoS. Objetivos: Reducir el coste material y de diseño. Dispositivo Autónomo. Ajustar la relación QoS – Productividad Orientado a la Reconfiguración y Prototipado. XV Jornadas de Paralelismo

Bases Diseño: Encaminador Multimedia Router (MMR). Centro de la Tesis de Ph. Mª Blanca Caminero. Lenguajes especificación HW de alto nivel: Lenguaje: Handel-C. Entorno: DK1. Dispositivo Reconfigurable: Tarjeta RC1000 (VirtexE 2000 38.000 LUT 640 Kb BRAM, 8 MB SRAM). XV Jornadas de Paralelismo

Dispositivos Reconfigurables: FPGA. Lenguajes de Especificación HW de alto nivel y Dispositivos Reconfigurables Dispositivos Reconfigurables: FPGA. ↗VLSI  ↗Frecuencia △ Herramienta ideal de Prototipado △ Lenguajes de Especificación HW de alto nivel. VHDL, Verilog  System-C, Handel-C ↘ Tiempo de Implementación △ ↘ Optimización ▽ XV Jornadas de Paralelismo

Experiencias Relacionadas Encaminador de 4 puertos (8 Con. x Port) mediante Altera 20K400 a 49,2 MHz. y 2,88 Gbps de productividad pico agregada. Point-to-Point Protocol Procesor (P5) mediante Virtex II XC2V2000-6. Tres circuitos: PPP, procesador Leon e interfaz. Enlace de 2,5 Gbps. Servidor de Tráfico QoS (Web + Video) Cálculo de prioridades y selección del candidatos mediante Virtex 1000. XV Jornadas de Paralelismo

Multimedia Router (MMR) Encaminador con encolado en la entrada (IQ) para tráfico multimedia bajo entornos LAN. Garantiza QoS soportando tráfico CBR y VBR en presencia de Mejor Esfuerzo y Control. Conmutación Híbrida: Virtual-Cut Through (VCT) y Conmutación de Circuitos Segmentada (PCS). Planificaciones basadas en prioridades: Nivel de enlace SIABP, nivel de conmutador COA y CCA. ↗Nº de CV ↗Nº Conexiones. Control de Flujo Independiente. Reducido Nº y tamaño de Buffers  ↘ Lógica. XV Jornadas de Paralelismo

Simple-MMR (SMMR) Diferencias de diseño respecto al MMR Componente HW sin Interfaces de Red Reducción del Nº de Canales Virtuales (16:15+1) Tratamiento distinto a los Paquetes de Control Conexión de Mejor Esfuerzo Bus de Control Altamente Parametrizable y Escalable XV Jornadas de Paralelismo

Simple-MMR (SMMR) XV Jornadas de Paralelismo

Simple-MMR (SMMR) XV Jornadas de Paralelismo

Experiencias en la Implementación Crossbar Multiplexado por Enmascaramiento XV Jornadas de Paralelismo

Experiencias en la Implementación Registro de Prioridad a través de un contador de Temperatura XV Jornadas de Paralelismo

Experiencias en la Implementación Métodos de Ordenación y Cálculo del Máximo Red Bitónica de Ordenación creciente O(log(n)2)  Log(n)*(Log(n)+1)/2 ciclos Red Bitónica de Cálculo del Máximo. O(log(n))  Log(n) ciclos http://www.iti.fh-flensburg.de/lang/algorithmen/sortieren/bitonic/bitonicen.htm XV Jornadas de Paralelismo

Resultados y Estado Actual Módulos desarrollados Separador de Paquetes Memoria de Canales Virtuales Variación de la Prioridad (SIABP) Planificador de Enlace Planificador del Conmutador Elemento de Conmutación Módulos en desarrollo Unidad de Control de Enlace Generador/Monitor Estimación Área Ocupada Flit  64 phits (1 Kb) Phit  16 bits. 128 Kb BRAM (32 Kb puerto). 4 P 16 VC  16.853 LUT 4 P 32 VC  38.216 LUT 8 P 16 VC  36.027 LUT 8 P 32 VC  77.946 LUT Estimación Frecuencia Máxima 200 MHz con reloj Externo  3’2 Gb/s por puerto 100 MHz reloj de la tarjeta (RC1000  PCI9080) XV Jornadas de Paralelismo

Conclusiones y Trabajo Futuro Estimaciones Ocupación  Frecuencia  Productividad  Unidad de Control de Enlace Generador de tráfico QoS en FPGA para el SMMR Tests de Funcionamiento Optimizaciones en el Diseño XV Jornadas de Paralelismo

Prototipado de un MMR Simple en una FPGA F I N XV Jornadas de Paralelismo

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