CIRCUITOS DIGITALES II: Análisis de Sistemas Secuenciales

Presentación del tema: "CIRCUITOS DIGITALES II: Análisis de Sistemas Secuenciales"— Transcripción de la presentación:

1 CIRCUITOS DIGITALES II: Análisis de Sistemas Secuenciales
UNIVERSIDAD TECNOLÓGICA DEL PERÚ CIRCUITOS DIGITALES II: Análisis de Sistemas Secuenciales DOCENTE: Ing. Luis Pacheco Cribillero

2 Ing. Luis Pacheco Cribillero
Introducción Hasta hoy todo era combinatorio (Sistemas Digitales I) Las salidas dependían únicamente de las entradas en ese momento. En este curso abordaremos los Sistemas Secuenciales o también llamados Maquinas de Estados Finitos. La salida no solo depende de la entradas presentes, también dependerá de la historia pasada, de lo que sucedió antes. 12/04/2017 Ing. Luis Pacheco Cribillero

3 Ing. Luis Pacheco Cribillero
Ejemplos clásicos 12/04/2017 Ing. Luis Pacheco Cribillero

4 Tipos de circuitos secuenciales
Existen dos tipos de circuitos secuenciales Sincrónicos: Son sistemas cuyo comportamiento puede definirse a partir del conocimiento de sus señales en instantes discretos de tiempo. Asincrónicos: Depende del orden que cambien las señales de entrada y pueda ser afectadas en un instante dado de tiempo. 12/04/2017 Ing. Luis Pacheco Cribillero

5 Sistemas Sincrónicos (Síncronos o con clock)
Son sistemas que actúan bajo un control de tiempo, este control se denomina reloj (clock). Clock: es una señal que se alterna entre los valores lógicos 0 y 1 en un periodo regular. T Fig. 1: Señales de Clock 12/04/2017 Ing. Luis Pacheco Cribillero

6 Ing. Luis Pacheco Cribillero
El Clock El Periodo (T): es el tamaño en tiempo de un ciclo. La Frecuencia (f): es el inverso del periodo, 1/T y está dada en Hertz (Hz). Ejemplo: Una señal con frecuencia de 200 MHz, corresponde a una señal que tenga un periodo de 5 ns. En la mayoría de los sistemas sincrónicos, los cambios ocurren en las transiciones donde la señal cambia de 0 a 1 ó de 1 a 0. 12/04/2017 Ing. Luis Pacheco Cribillero

7 Diagrama conceptual de un sistema secuencial
Clock q1 Lógica Combinatoria Memoria Z1 x1 . . . qm . xn Zk 12/04/2017 Ing. Luis Pacheco Cribillero

8 Comentarios sobre el diagrama
Tiene n entradas, (x’s) El clock se comporta como una entrada más. Tiene k salidas (z’s) Tiene m dispositivos de almacenamiento binario (q’s) Cada dispositivo podrá tener una o dos señales de entrada Muchos sistemas tiene solo una entrada y una salida, pero veremos ejemplos con varias entradas e incluso algunos sistemas que no tienen entradas a no ser el clock. Memoria: Flip-Flop’s. 12/04/2017 Ing. Luis Pacheco Cribillero

9 Tablas y diagramas de estados (1)
Ejemplo de un sistema secuencial: EJE6: Un sistema con una entrada x y una salida z, de tal forma que z = 1, si x ha sido 1 por tres pulsos de clock consecutivos. Para este ejemplo, el sistema debe almacenar en memoria la información de los últimos tres estados de la entrada y producir una salida basada en esa información. Estado: Lo que se almacena en la memoria es el estado del sistema. 12/04/2017 Ing. Luis Pacheco Cribillero

10 Tablas y diagramas de estados (2)
En este ejemplo, la salida depende únicamente del estado del sistema y que se haya seguido el patrón definido en la entrada del sistema. E este tipo de Máquinas de Estado que sólo dependen del estado actual del sistema son llamadas de Modelos Moore ó Máquinas Moore, debido a Edward F. Moore*. * Edward F. Moore, un pionero de las Máquinas de estados, quien escribió Gedanken-experiments on Sequential Machines, pp 129 – 153, Automata Studies, Annals of Mathematical Studies, no. 34, Princeton University Press, Princeton, N. J., 1956. 12/04/2017 Ing. Luis Pacheco Cribillero

11 Tablas y diagramas de estados (3)
No abordaremos todavía el diseño de un sistema secuencial, pero daremos las herramientas necesarias para describirlo. Tabla de Estados: es una tabla que describe las transiciones de una máquina de estados finitos, en otras palabras, muestra las relaciones funcionales entre las entradas, salidas y estados de la memoria. Para cada combinación y cada estado, indica cual será la salida y cual será el próximo estado después del siguiente pulso de clock. 12/04/2017 Ing. Luis Pacheco Cribillero

12 Tablas y diagramas de estados (4)
Diagrama de Estados: Es una representación gráfica del comportamiento del sistema, mostrando cada combinación de entrada y cada estado, de la misma forma muestra el resultado de la salida y el valor del estado siguiente después de un pulso de clock. A continuación veremos la tabla y el diagrama de estados para el EJE6. 12/04/2017 Ing. Luis Pacheco Cribillero

13 Tablas y diagramas de estados (5)
Estado Siguiente Presente x = 0 x = 1 Salida A B C D 1 Tabla y diagrama de estados para el EJE6 En el futuro nos referiremos al Estado Presente por el símbolo q y el Estado Siguiente por el símbolo q*. 12/04/2017 Ing. Luis Pacheco Cribillero

14 Timing Trace (rastreo en el tiempo)
Un timing trace, es un conjunto de valores para las entradas y salidas arreglados en una forma consecutiva con relación a los pulsos de clock. Es usado normalmente para explicar o clarificar el comportamiento de un sistema. x 1 q ? A B C D z Timing trace para el EJE6 12/04/2017 Ing. Luis Pacheco Cribillero

15 Elementos de Memoria Latches y Flip Flops

16 Ing. Luis Pacheco Cribillero
Latch Un Latch es un dispositivo binario de almacenamiento, construido con dos o más compuertas con realimentación. P P = (S + Q)’ Q = (R + P)’ Ecuaciones del sistema Q Un Latch con compuertas NOR S = Set R = Reset 12/04/2017 Ing. Luis Pacheco Cribillero

17 Un Latch con gatillo (Gated)
En este latch, cuando la señal del gate es inactiva, tanto SG y RG serán 0 y el latch permanece sin cambios. Únicamente cuando la señal del gate es 1 el latch podrá recibir el valor 0 ó 1 así como el latch anterior. 12/04/2017 Ing. Luis Pacheco Cribillero

18 Ing. Luis Pacheco Cribillero
El Flip Flop El Flip Flop es un dispositivo de almacenamiento binario con colck. Bajo operaciones normales este dispositivo almacenará un 1 ó un 0 y sólo cambiarán estos valores en el momento que ocurra una transición del clock. Las transiciones que pueden producir cambios en el sistema pueden ser cuando el clock va de 0 a 1, disparo por rampa de subida (leadign-edge triggered), o cuando el clock va de 1 a 0, disparo por rampa de bajada (trailing-edge triggered). 12/04/2017 Ing. Luis Pacheco Cribillero

19 Rampas de subida y de bajada
Clock 1 Rampa de subida Rampa de bajada 12/04/2017 Ing. Luis Pacheco Cribillero

20 Ing. Luis Pacheco Cribillero
Flip Flop tipo D (1) Existen varios tipos de Flip Flops, nos concentraremos en dos tipos, el D y el JK, el Flip Flop tipo D es el más usado y es encontrado comúnmente en dispositivos lógicos programables. Otros, SR y T. 12/04/2017 Ing. Luis Pacheco Cribillero

21 Ing. Luis Pacheco Cribillero
Flip Flop tipo D (2) Es el más sencillo en su operación. El nombre proviene de Delay (retardo), ya que su salida es un reflejo de lo que hay en la entrada con un retardo de un ciclo de clock. q q D D q’ q’ Clock Clock D con rampa de bajada D con rampa de subida 12/04/2017 Ing. Luis Pacheco Cribillero

22 Flip Flop D, tabla de comportamiento y diagrama de estados
q q* 1 D q* 1 q* = D Ecuación 12/04/2017 Ing. Luis Pacheco Cribillero

23 Comportamiento de un Flip Flop tipo D con Rampa de Bajada
Diagrama de tiempo 12/04/2017 Ing. Luis Pacheco Cribillero

24 Variación de la entrada
La salida no se verá afectada, ya que el valor de la entrada D solo es relevante en el instante de la rampa de bajada 12/04/2017 Ing. Luis Pacheco Cribillero

25 Comportamiento de un Flip Flop tipo D con Rampa de Subida
Diagrama de tiempo 12/04/2017 Ing. Luis Pacheco Cribillero

26 Flip Flops con “Clear” y “Preset”
Cualquier tipo de Flip Flop podrá contar con estas entradas asincrónicas, en el caso de Flip Flops tipo D tenemos: PRE’ CLR’ D q q* 1 X Constante inmediata - Invalido Normal PRE q D Clock q’ CLR 12/04/2017 Ing. Luis Pacheco Cribillero

27 Diagrama de tiempo para un Flip Flop con Clear y Preset
12/04/2017 Ing. Luis Pacheco Cribillero

28 Flip Flop SR (Set-Reset)
Tiene dos entradas con el mismo significado que el Latch SR Tablas de comportamiento S R q q* 1 - S R q* q 1 - No permitido No permitido 12/04/2017 Ing. Luis Pacheco Cribillero

29 Flip Flop SR – Diagrama de estados y Ecuación
00 01 11 10 q\SR 1 x 1 q* = S + R’q 12/04/2017 Ing. Luis Pacheco Cribillero

30 Diagrama de tiempo para un Flip Flop SR
12/04/2017 Ing. Luis Pacheco Cribillero

31 Flip Flop tipo T (Toggle)
Tiene una entrada T, de tal forma que si T = 1, el Flip Flop cambia el valor del estado actual y si T = 0, el estado permanece sin cambios. Tablas de Comportamiento T q q* 1 T q* q 1 q’ 12/04/2017 Ing. Luis Pacheco Cribillero

32 Diagrama de estados para le Flip Flop T
Ecuación para el comportamiento del Flip Flop q* = T q + 12/04/2017 Ing. Luis Pacheco Cribillero

33 Diagrama de tiempo para un Flip Flop T
12/04/2017 Ing. Luis Pacheco Cribillero

34 Ing. Luis Pacheco Cribillero
Flip Flop tipo JK Es una combinación del SR y del T, siendo así, su comportamiento es como el SR, con excepción cuando sus entradas J = K = 1 provoca que el Flip Flop cambie de estado, como si fuera un Flip Flop T. Tablas de comportamiento: J K q q* 1 J K q* q 1 q’ 12/04/2017 Ing. Luis Pacheco Cribillero

35 Diagrama de estados para le Flip Flop JK
00 01 11 10 q\JK 1 1 q* = Jq’ + K’q 12/04/2017 Ing. Luis Pacheco Cribillero

36 Diagrama de tiempo para un Flip Flop JK
12/04/2017 Ing. Luis Pacheco Cribillero

37 Análisis de un Sistemas Secuencial

38 Circuito Secuencial – Modelo tipo Moore con Flip Flops tipo D
1 2 Del circuito encontramos: 12/04/2017 Ing. Luis Pacheco Cribillero

39 Tabla y diagrama de estados del circuito
q1* q2* q1 q2 x = 0 x = 1 z 0 0 1 0 1 1 1 0 1 12/04/2017 Ing. Luis Pacheco Cribillero

40 Circuito Secuencial – Modelo tipo Moore con Flip Flops tipo JK
Este es un circuito de modelo tipo Moore, ya que la salida z, que es igual a A + B, es una función del estado, o sea, el contenido de los flip flops, y no de la entrada x. 12/04/2017 Ing. Luis Pacheco Cribillero

41 Tabla de estados para el ejemplo anterior
x = 0 x = 1 z 0 1 1 1 1 0 0 1 0 Para completar la tabla hay que tener en cuenta las ecuaciones de entrada de los flip flops y el funcionamiento de cada uno de ellos para determinar el estado siguiente. 12/04/2017 Ing. Luis Pacheco Cribillero

42 Trazado en el tiempo y Diagrama de tiempos
x 1 A B z 12/04/2017 Ing. Luis Pacheco Cribillero

43 Diagrama de Estados para el ejemplo
12/04/2017 Ing. Luis Pacheco Cribillero

44 Ejemplo con el modelo Mealy
En algunos casos, la salida depende de la entrada actual así como del valor de los estados actuales. Este tipo de circuitos son clasificados como sistemas secuenciales de modelo Mealy. Un ejemplo de este modelo es este sistema. 12/04/2017 Ing. Luis Pacheco Cribillero

45 Ing. Luis Pacheco Cribillero
Ecuaciones Las ecuaciones de entrada y salida para el circuito son: Como son flip flops tipo D, entonces q* = D 12/04/2017 Ing. Luis Pacheco Cribillero

46 Tabla de estados y diagrama de estados
q1* q2* z q1 q2 x = 0 x = 1 0 0 0 1 1 1 0 12/04/2017 Ing. Luis Pacheco Cribillero

47 Trazado en el tiempo y Diagrama de tiempos
x 1 q1 ? q2 z 12/04/2017 Ing. Luis Pacheco Cribillero