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Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones.

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Presentación del tema: "Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones."— Transcripción de la presentación:

1 Circuitos digitales secuenciales I: Resumen del contenido z Estructura de un sistema digital z Latch R/S (The R/S Latch) z Estados ilegales y condiciones de carrera zLatchs comandados por reloj (Clocked Latches) zFF Maestro –Esclavo (Master-Slave Flip-Flops) yThe Ones-Catching Problem zFF tipo D (The D Flip-Flop) zCondiciones de establecimiento y mantenimiento (Setup and Hold Constraints) zConcepto de máquinas de estado finito

2 Estructura de un sistema digital (síncrono) general Entradas externas Circuito combinacional Elementos de memoria Salidas Salidas combinacionales de memoria Señal del reloj (Clk)

3 Símbolo general de un FF (asíncrono) Entradas FF QQQQ salida normal salida invertida Estados de salida: Q= 1, Q= 0 estado SET (establecer) Q= 0, Q= 1 estado RESET (restablecer) Nota: Muchos FF tienen una entrada SET y/o una entrada CLEAR o RESET

4 Elemento básico de memoria con inversores Cuando Load = 1 (load = 0) => Q = Data Load = 0 => Q = Valor anterior Load Data Si Load= 1 => interruptor cerrado Q

5 Latch R/S con compuertas NANDs zEstructura de un Latch construido con puertas NAND dos condiciones o estados posibles Por lo general las entradas SET y RESET permanecen en alto (estado hold)

6 Funcionamiento de un Latch R/S Operación de SET ( estableciendo el Latch) Operación de reset ( restableciendo el Latch) Nota: no se puede establecer y restablecer el latch simultáneamente – es una operación inválida

7 Resumen: Latch R/S con compuertas NANDs zR=1, S=0 => Q=1 zR=0, S=1 => Q=0 zR=1, S=1 => Q no cambia (hold) zR=0, S = 0 => Invalido zCondición de carrera sucede cuando la condición HOLD sigue a un estado ilegal yLa salida oscila entre 0 y 1 yEn la práctica se establece un estado impredecible (01 o 10; no se puede decir cual) SET RESET

8 Latch R/S con compuertas NOR (es similar al latch con puertas NAND pero con las salidas invertidas) zR=1, S=0 => Q=0 (reset) zR=0, S=1 => Q=1 (set) zR=0, S=0 => Q no cambia (hold) zR=1, S = 1 => zCondición de carrera sucede cuando la condición HOLD sigue a un estado ilegal yLa salida oscila entre 0 y 1 yEn la práctica se establece un estado impredecible (01 o 10; no se puede decir cual) Invalido QQQQ prohibido

9 Ejercicio diagrama de estados de un Latch R/S con compuertas NOR zEs otra forma de representar el comportamiento del latch usando un diagrama de estados: y Círculos o nodos representan el estado (valor de Q y Q´) y Arcos representan las transiciones (se muestran las entradas explícitamente)

10 Ejemplo 5-2 z Cuando se usan interruptores mecánicos se produce el fenómeno del rebote de contacto Un latch se podría usar como un sistema antirebote

11 Ejercicio explicar el funcionamiento de los siguientes circuitos z Asuma que el transistor mostrado (fototransistor) actúa como un interruptor: conduce cuando hay luz (se cierra) y cuando se interrumpe la luz el fototransistor se apaga (queda abierto). Analice el circuito siguiente. Realice el dibujo de la señal XA y XB para el caso que el interruptor está A y pasa a B.

12 Pulsos digitales: Definiciones de tiempo de subida t r, tiempo de bajada t f, Ancho del pulso t w Ejercicio:

13 Flip-Flops sincronizados por Reloj: existe una señal de entrada denominada clk que se usa para controlar la activación del FF (activos por flanco de subida y activos por flancos de bajada) Características de una señal de reloj periodo

14 Flip-Flops sincronizados por Reloj: se requiere que las entradas estén estables antes (estabilización) del flanco del reloj y después (tiempo de retención) Requerimiento en las señales de entrada y de reloj:t s (t setup ) y t h (t hold ) periodo

15 FF sincronizado por reloj en SR (con puertas nands)

16 FF sincronizado por reloj en SR (con flanco de bajada)

17 Implementación a nivel de puertas de un FF sincronizado por reloj en SR Detector de flancos

18 FF sincronizado por reloj en JK

19 FF sincronizado por reloj en JK que se dispara solo con el flanco de bajada (transición de pendiente negativa en el reloj)

20 Implementación de un FF sincronizado por reloj en JK (versión simplificada) Detecta el flanco de subida del reloj Esta realimentación proporciona la capacidad del FF de conmutar con la entrada j=1 Y K =1

21 FF sincronizado por reloj tipo D (activo con flanco de subida del reloj)

22 Implementación de FF sincronizado por reloj tipo D (activo con el flanco de subida del reloj) Se implementa con un flip-flop tipo JK invirtiendo la entrada D y conectándola en K Ejercicio: Verificar que este circuito realmente implementa un FF tipo D.

23 Latch tipo D (latch transparente) o activado por nivel Esta latch es transparente( pasa el valor que esta en D) cuando la señal EN es alta Símbolo Entradas salida Qo es el valor anterior (no cambia)

24 Ejemplo: Dado un latch D, donde se muestra la señal EN y D, determine la señal Q

25 FF con entradas Asíncronas z Hasta ahora los FF sincronizados con la señal de Reloj han tenido señales de entradas de control: S, R, J, K y D o entradas síncronas ( solo se evalúan en la flanco del reloj - están sincronizadas con la señal de Reloj). z Los FF pueden tener entradas ASINCRONAS que operan de manera independiente a las entradas síncronas y al reloj. zLas entradas ASINCRONAS son entradas PREDOMINANTES sobre las entradas síncronas y el reloj. Se utilizan para establecer un estado determinado en el FF en cualquier momento. z Por ejemplo la entrada de RESET puede usarse para establecer el estado 0 en Q en cualquier momento sin importar las condiciones en las otras entradas zLas entradas asíncronas pueden ser activas ALTAS o BAJAS. Las señales activas bajas se identifican con una burbuja (negación) en la entrada.

26 FF sincronizado por reloj en JK con entradas Asíncronas activas bajas: PRESET´ y CLEAR´

27 Ejemplo de FF sincronizado por reloj con entradas asíncronas

28 Ejemplo de FF tipo D activado por reloj implementado con dos Latch tipo D. Un FF (o biestable) tipo D disparado por transición ascendente se puede construir usando dos latches tipo D y un inversor

29 Ejemplo de FF tipo RS (Mestro esclavo) activado por reloj implementado con dos Latch tipo SR (FF RS maestro – Esclavo).

30 Ejemplo de FF tipo JK activado por reloj implementado con dos Latch tipo SR ( FF JK maestro – Esclavo). Realimentaciones usadas para implementar ls conmuntación del FF en el caso de las entradas son J=1 y K=1 (togle).

31 FF tipo T ( Báscula o Togle) Ecuación característica:

32 Ejercicio (investigación) - Establecer las funciones características de los FF JK, S-R, D. - Cómo sería la técnica para construir un FF de un tipo a partir de otro. Ejemplo un Flip-Flop D a partir de un J-K

33 Fuentes de corrimiento (Skew) y variación (Jitter) del Reloj en un circuito real PLL clock generation clock drivers power supply interconnect capacitive load capacitive coupling temperature zSkew ymanufacturing device variations in clock drivers yinterconnect variations yenvironmental variations (power supply and temperature) Jitter l clock generation l capacitive loading and coupling l environmental variations (power supply and temperature) Clock

34 Restricciones de tiempos

35 Ejercicio CS CS: Clock skew

36 Ejercicio Dibujar Q de acuerdo con las variaciones en clk y D mostradas…


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