circuitos vlsi TEMA 4. LÓGICA SECUENCIAL CMOS Dr. José Fco. López

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1 circuitos vlsi TEMA 4. LÓGICA SECUENCIAL CMOS Dr. José Fco. López
Desp. 307, Pab. A

2 Índice Introducción Métricas de temporización
Clasificación de elementos de memoria Latches y registros estáticos Principio de biestabilidad Latches basados en multiplexor Registro maestro-esclavo disparado por flanco Señales de reloj no ideales Biestables SR estáticos Registros y latches dinámicos Registros dinámicos con puerta de transmisión disparados por flanco C2MOS: técnica insensible al sesgo de reloj Registros síncronos verdaderamente monofásicos Procesamiento en cadena: optimización de circuitos secuenciales

3 Índice

4 Introducción Casi todos los sistemas útiles requieren el almacenamiento de información de estado, lo que da lugar a los circuitos secuenciales. Un circuito secuencial recuerda parte de la historia anterior del sistema, es decir, tiene memoria. In Out In Out Circuito Lógico Combinacional Circuito Lógico Combinacional Estado Circuitos combinacionales Circuitos secuenciales

5 Introducción Casi todos los sistemas útiles requieren el almacenamiento de información de estado, lo que da lugar a los circuitos secuenciales. Un circuito secuencial recuerda parte de la historia anterior del sistema, es decir, tiene memoria. entradas salidas estado actual siguiente Registros Q D CLK Lógica Combinacional Registros: por flanco positivo por flanco negativo

6 Métricas de temporización
Introducción Existen tres parámetros de temporización importantes asociados a un registro CLK t Registro t t D Q su hold D DATOS CLK ESTABLES t Tc-q Q DATOS ESTABLES t

7 Métricas de temporización
Introducción Existen tres parámetros de temporización importantes asociados a un registro CLK t Registro Tiempo de setup (tsu) Es el tiempo durante el que las entradas de datos (D) deben ser válidas antes de la transición de reloj. t t D Q su hold D DATOS CLK ESTABLES t Tc-q Q DATOS ESTABLES t

8 Métricas de temporización
Introducción Existen tres parámetros de temporización importantes asociados a un registro CLK t Registro Tiempo de hold (thold) (o de mantenimiento) Es el tiempo que los datos de entrada deben seguir siendo válidos después del flanco de reloj. t t D Q su hold D DATOS CLK ESTABLES t Tc-q Q DATOS ESTABLES t

9 Métricas de temporización
Introducción Existen tres parámetros de temporización importantes asociados a un registro CLK t Registro t t D Q su hold D DATOS CLK ESTABLES t Tiempo de retardo (tc-q) Suponiendo que tsu y thold se cumplen, es el tiempo que tarda la entrada D en copiarse en la salida Q desde el instante del flanco de reloj Tc-q Q DATOS ESTABLES t

10 Métricas de temporización
Introducción En un sistema síncrono, todos los registros están bajo el control de una única señal de control global. En los circuitos secuenciales síncronos, los sucesos de conmutación tienen lugar de forma concurrente en respuesta a un estímulo de reloj.

11 Métricas de temporización
Introducción En un sistema síncrono, todos los registros están bajo el control de una única señal de control global. En los circuitos secuenciales síncronos, los sucesos de conmutación tienen lugar de forma concurrente en respuesta a un estímulo de reloj. Los resultados de las operaciones esperan a la siguiente transición de reloj antes de pasar a la etapa siguiente, por lo tanto, el siguiente ciclo no puede comenzar hasta que todos los cálculos actuales se hayan completado y el sistema haya quedado en reposo. El periodo de reloj T con el que el circuito secuencial opera, debe ajustarse al máximo retardo de entre todas las etapas de la red. Por lo tanto, es importante minimizar los parámetros de temporización asociados con el registro, ya que estos afectan directamente a la velocidad a la que puede aplicarse la señal de reloj al circuito secuencial.

12 Introducción CLK D1 Q1 D2 Q2 CLK Métricas de temporización Registro 1
Lógica combinacional D2 Q2 CLK

13 Introducción CLK D1 D1 Q1 D2 Q2 CLK Métricas de temporización tsu
Registro 1 Registro 2 D1 Q1 Lógica combinacional D2 Q2 CLK

14 Introducción CLK D1 Q1 D1 D1 Q1 D2 Q2 CLK Métricas de temporización
tc-q D1 Q1 D1 Registro 1 Registro 2 D1 Q1 Lógica combinacional D2 Q2 CLK

15 Introducción CLK D1 Q1 D1 D2 D1 Q1 D2 Q2 CLK Métricas de temporización
tplogic Q1 D1 D2 Registro 1 Registro 2 D1 Q1 Lógica combinacional D2 Q2 CLK

16 Introducción CLK D1 Q1 D1 D2 D1 Q1 D2 Q2 CLK Métricas de temporización
tsu thold Q1 D1 D2 Registro 1 Registro 2 D1 Q1 Lógica combinacional D2 Q2 CLK

17 Introducción CLK D1 T  tc-q + tplogic + tsu Q1 D1 D2 D1 Q1 D2 Q2 CLK
Métricas de temporización Introducción CLK D1 T  tc-q + tplogic + tsu Q1 D1 D2 Registro 1 Registro 2 D1 Q1 Lógica combinacional D2 Q2 CLK

18 Introducción Memorias de primer plano y de segundo plano
Clasificación de elementos de memoria Introducción Memorias de primer plano y de segundo plano Las memorias de primer plano son las que se incrustan en la lógica, y con frecuencia se organizan en registros individuales o bancos de registros Las memorias de segundo plano son grandes cantidades de memoria centralizadas y alcanzan densidades superiores.

19 Introducción Memoria dinámica y estática
Clasificación de elementos de memoria Introducción Memoria dinámica y estática Las memorias estáticas conservan el estado mientras la alimentación esté conectada. Son útiles cuando el registro no se actualiza durante largos periodos de tiempo. Las memorias dinámicas almacenan datos durante un corto periodo de tiempo. Se basan en el principio de almacenamiento de carga temporal en los condensadores parásitos asociados con los dispositivos MOS. Los condensadores tienen que refrescarse de forma periódica para compensar las fugas de carga. Estas memorias suelen ser más sencillas.

20 Introducción Latches y registros
Clasificación de elementos de memoria Introducción Latches y registros Un latch es un circuito sensible a nivel que pasa la entrada D a la salida Q cuando la señal de reloj está a nivel alto. En este caso se dice que el latch está en modo transparente. Estando el reloj a nivel bajo, los datos se mantienen estables en la salida (modo de retención). Esto sería un latch positivo o transparente a nivel alto. Los registros se forman normalmente por latches, y son disparados por flanco, es decir, sólo muestrean la entrada en una transición de reloj 01 (disparado por flanco de reloj positivo) o 10 (flanco de reloj negativo). Una configuración muy utilizada es la estructura maestro-esclavo, que conecta en cascada un latch positivo con un latch negativo.

21 Clasificación de elementos de memoria
Introducción

22 Latches y registros estáticos
Principio de biestabilidad Latches y registros estáticos Las meorias estáticas utilizan realimentación positiva para crear un circuito biestable, el cual tiene dos estado estables que representan los valores 0 y 1. V o1 Vo1 vi1 V i 1

23 Latches y registros estáticos
Principio de biestabilidad Latches y registros estáticos Las meorias estáticas utilizan realimentación positiva para crear un circuito biestable, el cual tiene dos estado estables que representan los valores 0 y 1. V o1 Vi2 Vo1= Vi2 vi1 vo2 V i 1 V o 2

24 Latches y registros estáticos
Principio de biestabilidad Latches y registros estáticos Las memorias estáticas utilizan realimentación positiva para crear un circuito biestable, el cual tiene dos estado estables que representan los valores 0 y 1. V o1 Vi2 Vo1= Vi2 vi1 vo2 V i 1 V o 2 A V i 2 = o 1 Vo2= Vi1 C El circuito sólo tiene tres puntos de operación (A, B y C) B Cuando la ganancia del inversor en la región transitoria es mayor que 1, A y B son los únicos puntos de operación estables. V i 1 = o 2

25 Latches y registros estáticos
Principio de biestabilidad Latches y registros estáticos

26 Latches y registros estáticos
Principio de biestabilidad Latches y registros estáticos Así pues, el acoplamiento cruzado de dos inversores da lugar a un circuito biestable, es decir, un circuito con dos estados estables. El circuito sirve como memoria, que puede almacenar un 1 o un 0. Un circuito biestable también se suele llamar flip-flop. Un biestable es útil sólo si existe un medio para pasar de un estado a otro, y esto se puede hacer de dos formas diferentes: Latch basado en multiplexores: rompemos el bucle de alimentación y escribimos un nuevo valor en Out (o Q). La expresión lógica es equivalente a la ecuación de un multiplexor: Q=CLK’Q+CLKIN Sobreponerse al bucle de realimentación: Se fuerza la escritura de un nuevo valor en la celda, sobreponiéndose el valor almacenado. Es el método predominante en la implementación de memorias estáticas.

27 Latches y registros estáticos
Latches basados en multiplexor Latches y registros estáticos Es la técnica más habitual para construir un latch. Latch negativo Latch positivo CLK 1 D Q 1 D Q CLK

28 Latches y registros estáticos
Latches basados en multiplexor Latches y registros estáticos Es la técnica más habitual para construir un latch. Latch positivo Activo cuando CLK=0 Activo cuando CLK=1

29 Latches y registros estáticos
Latches basados en multiplexor Latches y registros estáticos Es la técnica más habitual para construir un latch. Latch positivo Desventaja: Muchos transistores cargan a la señal de reloj

30 Latches y registros estáticos
Latches basados en multiplexor Latches y registros estáticos Desventajas: Problemas de margen de ruido con los transistores de paso nMOS Disipación de potencia estática en el primer inversor

31 Latches y registros estáticos
Registro maestro-esclavo disparado por flanco Latches y registros estáticos esclavo maestro

32 EJEMPLO Latches y registros estáticos
Registro maestro-esclavo disparado por flanco Latches y registros estáticos EJEMPLO

33 Latches y registros estáticos
Registro maestro-esclavo disparado por flanco Latches y registros estáticos esclavo maestro CLK D QM Q

34 Latches y registros estáticos
Registro maestro-esclavo disparado por flanco Latches y registros estáticos Tsetup=0.21ns Tsetup=0.20ns

35 Latches y registros estáticos
Registro maestro-esclavo disparado por flanco Latches y registros estáticos Tsetup=0.21ns Tsetup=0.20ns

36 Latches y registros estáticos
Registro maestro-esclavo disparado por flanco Latches y registros estáticos Una forma de disminuir la carga de la señal de reloj es mediante un registro maestro-esclavo estático con carga de reloj reducida. Otro problema es el de la conducción inversa La puerta de transmisión T1 y su excitador de fuente deben ser capaces de sobreponerse al inversor de realimentación I2 para cambiar el estado del inversor acoplado.

37 Registro maestro-esclavo
Señales de reloj no ideales Latches y registros estáticos Hasta el momento se ha supuesto que las señales CLK y CLK’ no se solapan. Esto es muy complicado de conseguir, y se produce lo que se conoce como sesgo de reloj, mediante el cual, dos señales de reloj se solapan. CLK CLK X CLK A B D Q Registro maestro-esclavo por disparo negativo

38 Latches y registros estáticos
Señales de reloj no ideales Latches y registros estáticos Estos problemas se pueden solucionar utilizando dos relojes no solapados PHI1 y PHI2, y manteniendo el tiempo de no solapamiento entre los relojes lo suficientemente grande como para que no lleguen a solaparse en condiciones adversas. Registro de dos fases Pseudo-estático

39 Latches y registros estáticos
Biestables SR estáticos Latches y registros estáticos La forma tradicional de hacer que un elemento biestable cambie de de estado consiste en hacer que la entrada se sobreponga al bucle de realimentación. La forma más sencilla de implementar esto es mediante un biestable RS Estado prohibido

40 Latch SR controlado por reloj
Biestables SR estáticos Latches y registros estáticos La forma tradicional de hacer que un elemento biestable cambie de de estado consiste en hacer que la entrada se sobreponga al bucle de realimentación. La forma más sencilla de implementar esto es mediante un biestable RS Latch SR controlado por reloj