CONVERTIDORES A/D NYQUIST-RATE

Presentación del tema: "CONVERTIDORES A/D NYQUIST-RATE"— Transcripción de la presentación:

1 CONVERTIDORES A/D NYQUIST-RATE

2 Introducción Tipos convertidores

3 1. Convertidores integradores (1)
Integrador de rampa simple Se cuentan pulsos de reloj hasta que Vintegrador = Vin Para el instante t = t1 alcanza el nivel de Vin: Si el reloj tiene un período T el número de pulsos n que recibirá el contador hasta el instante t1 será: Fundamento: convertir un nivel de voltaje en una dimensión de tiempo que se mide con un contador Antes de iniciarse una conversión el circuito de control proporciona una señal de control, que está en modo “reposición” cerrando el interruptor S, de manera que el condensador C del integrador quedará descargado y la salida Vi de este circuito será nula. Como al comparador están aplicados la salida de integrador y la señal analógica Vin, y como el nivel de Vin, que se supondrá positivo, es inicialmente mayor que el nivel de V1, la salida del comparador estará a nivel “alto”. Cuando el circuito de control invierte la señal de control, que pasará a estar a nivel “alto”, funcionando en modo “puerta”, el interruptor S se abrirá empezándose a cargar el condensador C del integrador y creciendo V1 de forma lineal hacia el nivel V1. Al mismo tiempo esta señal de control actúa como señal de validación en la puerta AND permitiendo el paso de los pulsos de reloj al contador. Cuando el integrador proporciona un voltaje del mismo nivel que la señal analógica de entrada, la salida del comparador pasará a ser un nivel “bajo” por lo que la puerta AND no permitirá pasar más pulsos al contador que dejará de incrementar su cuenta en el instante t1.

4 1. Convertidores integradores (2)
Integrador de doble rampa Fase (I):): intervalo de tiempo T1 en el que el contador cuenta 2N ciclos de reloj Vx crece en forma de rampa proporcional Característica: los convertidores realizan la conversión en dos fases (I) y (II)

5 1. Convertidores integradores (3)
El contador cuenta hasta que Vx sea menor que cero,entonces el valor del contador es igual al valor digitalizado de la señal de entrada Vin. Fase (II): amplitud de tiempo variable, T2 el contador se pone a cero el interruptor S1 se conecta a Vref, Rampa Vx constante decreciente. Fase (II): ocurre para una amplitud de tiempo variable, T2 , como muestra la figura 1.3. Al principio de esta fase, el contador se pone a cero y el interruptor S1 se conecta a Vref, resultado una rampa Vx constante decreciente. Para obtener el valor digital de salida, el contador cuenta hasta que Vx sea menor que cero, en ese punto, el valor del contador es igual al valor digitalizado de la señal de entrada Vin. De este modo, asumiendo que la cuenta de salida digital se normaliza a que la mayor cuenta sea la unidad, la salida del contador, Bout, se puede definir como:

6 1. Convertidores integradores (4)
Desventajas: El tiempo de conversión no es fijo, depende del nivel de la señal de entrada Vin la velocidad de conversión es muy lenta Utilización: realización de medidores de panel digitales voltímetros de continua Elección de T1: los componentes superpuestos a esta frecuencia a la señal de entrada significa atenuación

7 2. Convertidores de aproximaciones sucesivas
Algoritmo de búsqueda binaria Inicio Muestreo Vin , VD/A = 0, i = 1 Vin > VD/A bi = 1 bi = 0 VD/A VD/A + Vref / 2i+1 VD/A VD/A – (Vref / 2i+1) i i + 1 i  N Parar Sí No

8 2.1Aproximaciones sucesivas basados en un DAC
Al final de la conversión, el valor digital en el SAR es el voltaje VD/A sin los 0.5 VLSB de la señal de entrada El convertidor D/A determina la precisión y la velocidad del convertidor A/D Se necesita un muestreo y retención a la entrada SAR: registro digital de aproximaciones sucesivas Control lógico totalmente digital Ejecutan la búsqueda binaria

9 2.2. A/D de redistribución de carga unipolar
Modo muestreo: capacidades están cargadas a Vin el comparador se pone al voltaje umbral Modo mantenimiento: se abre S2 ,todas las C se unen a tierra. Vx, cambia a –Vin, con lo cual se lleva Vin al array de condensadores. Vref se aplica al array de capacidades durante un ciclo Ciclo de bit: la capacidad más grande se conmuta a Vref. y Vx pasa a valer (-Vin + Vref/2) Si Vx < 0 => Vin > Vref/2 el CMSB se conecta a Vref.. b1 se considera que es 1 Si Vx > 0 CMSB se conecta a tierra y b1 pasa a ser 0 1 1 1

10 2.3. A/D de redistribución de carga de signo con un voltaje de referencia simple
Modo muestreo: todas las C se cargan a Vin mientras el comparador se pone a la Vumbral. La C mayor se conecta a Vref /2 Modo mantenimiento: el comparador primero se resetea, y las C se unen a tierra. Vx, cambia a –Vin /2 Ciclo de bit: la C mayor se conecta a tierra si Vx > 0 Si Vx < 0 => Vin > 0, b1 = 1, la conversión procede como en el caso unipolar Si Vx > 0, b1 = 0, la C mayor cambia a tierra, Vx llega a –Vin /2 – Vref /4 y en la conversión se procede como en el caso unipolar

11 Convertidores flash o paralelos
Son de muy alta velocidad Vin se compara con diferentes niveles de tensión. Si Vin > Vref => Salida comparador = 0, si no = 1 Ej: Si Vin = (6/8) x R x Vref entonces entrada al encoder En la siguiente vemos un comparador

12 Convertidores flash o paralelos
Vri Vin 1º ON el de Vri y el del inversor 2º ON el de Vin 1º Carga de C 2º Si Vin < Vri => Salida inversor = 1 (descarga de C) Si Vin > Vri => Salida inversor = 0 (carga de C)

13 Convertidores flash o paralelos
Agunas cuestiones de diseño de convertidores flash Carga de la capacidad de entrada Bowing (“Inclinación”) de la cadena de resistencias Retardo latch-to-track en el comparador Retardo de la señal y/o del reloj Supresión del error de burbuja

14 Convertidores flash o paralelos
Carga de la capacidad de entrada - El gran número de comparadores conectados a Vin provoca un gran carga parásita en el nudo Vin. - La carga de una gran capacidad a menudo limita la velocidad del convertidor Flash - Normalmente requiere un fuerte y poderoso buffer para conducir Vin.

15 Convertidores flash o paralelos
Bowing (“Inclinación”) de la cadena de resistencias - Las corrientes de entrada de los comparadores bipolares, producen errores en las tensiones de los nodos de la cadena de resistencias. - Su corrección puede ser obtenida usando circuitería adicional para forzar a que su tensión central sea correcta.

16 Convertidores flash o paralelos
Retardo latch-to-track en el comparador - Tiempo que tarda un latch del comparador en en pasar de modo latch a modo track cuando se presenta una pequeña señal de entrada de la polaridad opuesta a la del periodo anterior. - Esto se puede minimizar manteniendo las constantes de tiempo pequeñas. Esto se consigue a veces manteniendo la ganancia de los latches pequeña. Modo latch -> Modo en el que se carga el latch Modo track -> Modo en el que se realimenta el inversor CMOS

17 Convertidores flash o paralelos
Retardo de la señal y/o del reloj - Incluso muy pequeñas diferencias en la llegada del reloj o de las señales de entrada a los diferentes comparadores pueden causar errores - Una de las formas de solucionar esto es preceder al convertidor de un circuito de muestreo y retención (S/H = Sample and Hold).

18 Convertidores flash o paralelos
Ruido de alimentación y de sustrato Se acoplan fácilmente a través de la circuitería o el sustrato produciendo errores. Para minimizar este problema: - el reloj debe ser protegido del sustrato y de la circuitería analógica. - relojes diferenciales juntos: se previene que las señales se acoplen en el sustrato o a través del aire. - fuentes de alimentación analógicas separadas de las digitales.

19 Convertidores flash o paralelos
Supresión del error de burbuja - A veces un sólo '1' aparece dentro de la cadena de '0s' (o un '0' dentro de una cadena de '1s') debido a la metaestabilidad del comparador, ruido, cross-talk, ancho de banda limitado, etc. - Estas burbujas normalmente ocurren cerca del punto de transición del código termométrico. - Afortunadamente, estas burbujas, pueden eliminarse con una pequeña complejidad extra reemplazando las puertas NAND de 2 entradas con puertas NAND de 3 entradas.

20 Convertidores flash o paralelos
- Ahora debe haber dos errores seguidos para producir error. - Pero este circuito no elimina el problema del todo.

21 Convertidores A/D de dos pasos (o de subrango)
Son los más populares para alta velocidad y precisión media. Esta popularidad es debida a varias ventajas que tienen sobre los flash. menor área de silicio, menor potencia, menor carga de capacidad, voltajes menos estrictos, Aunque: tienen un retardo mayor, necesitan CAD más complejos.

22 Convertidores A/D de dos pasos (o de subrango)
1- El A/D MSB de 4 bits determina los primeros 4 MSBs 2- Se halla el error de cuantificación 3- El error de cuantificación se multiplica primero por 16 4- y los LSBs se determinan usando el A/D LSB de 4 bits. En lugar de requerir 256 comparadores como en un convertidor flash de 8 bits, sólo se necesitan 32 comparadores en un convertidor de dos pasos. Los pasos 2 y 3 son una resta y una posterior multiplicación por 10 para pasar de 4 bits inferiores a 4 bits superiores y seguir trabajando como si fuera MSB. 8 bits dan 2 a la 8 = 256 comparadores para el flash. Con el de subrango son 2 a la 4 = 16 por 2 = 32.

23 Convertidores A/D de dos pasos (o de subrango):
Convertidores A/D de dos pasos (o de subrango): Corrección digital de errores Razón para la corrección digital de errores: facilitar los requisitos del convertidor A/D MSB de 4 bits. Sin corrección de errores, este primer convertidor A/D necesita una precisión del al menos 8 bits. Con corrección de errores sólo necesita 4 bits. Curiosidad: Aunque el segundo S/H no es necesario, su propósito es permitir que el primer S/H muestree una nueva señal de entrada antes de que el amplificador de ganancia haya terminado de amplificar el valor anterior.

24 Convertidores A/D de interpolación
- El funcionamiento es muy similar al flash. El número de amplificadores de entrada unidos a Vin se reduce significativamente. Esto produce: una menor capacidad de entrada (que es bastante alta para el convertidor flash), una leve reducción de la alimentación y un menor número de voltajes de referencia necesarios.

25 Convertidores A/D interpolación

26 Convertidores A/D interpolados
Los niveles lógicos se asumen 0 y 5 voltios, con los comparadores de entrada teniendo su máxima ganancia en torno a -10. El umbral del latch está cerca del punto medio de los 2 niveles lógicos (en torno a 2.5 V.). A medida que Vin crece, el latch para V1 se dispara primero, seguido de V2a y así en adelante hasta V2. Como resultado, se crean más niveles de referencia entre V1 y V2.

27 Convertidores A/D folding (plegables)
Aunque el nº de amplificadores de entrada puede reducirse a través del uso de una arquitectura interpolada, el nº de comparadores de latch sigue siendo 2N para un convertidor de N bits. Este alto número de comparadores puede reducirse considerablemente usando una arquitectura folding. Un convertidor A/D folding es similar en funcionamiento al de de subrango en que un grupo de LSBs se encuentra separado de un grupo de MSBs. De todos modos, mientras que un convertidor de dos pasos requiere una convertidor A/D de precisión, un convertidor A/D folding determina el conjunto LSB más directamente a través del uso de un preprocesamiento analógico mientras que el conjunto MSB se determina al mismo tiempo.

28 Convertidores A/D folding (plegables)
Pregunta de examen: Diseñar el bloque lógico El convertidor MSB determina si la señal de entrada, Vin, está en una de las 4 regiones de voltaje (por ejemplo entre 0 y 1/4). Para determinar los dos LSBs, V1 a V4 produce un código de termómetro (está invertido cuando Vin está entre 1/4 y 1/2 o entre 3/4 y 1)para cada una de las 4 regiones MSB. Por ejemplo, si Vin incrementa de 0 a 1/4, el código de termómetro cambia así: 0000,0001,0011,0111,1111. Cuando Vin llega a 1/2 el código cambia ahora así: 1110,1100,1000,0000. De los LSB: V1 es el MSB y V4 el LSB Como se ve en la gráfica anterior, a medida que Vin crece, se van activando por este orden V1,V2,V3 y V4 y Después se empiezan a desactivar por el mismo orden V1,V2,V3,V4.

29 Convertidores A/D folding (plegables)
Los bloques folding pueden realizarse usando pares diferenciales trenzados de transistores. Vout=Va OR Vb Vb=1 si Vr3<Vin<Vr4 Va=1 si Vr1<Vin<Vr2 Con Vr1<Vr2<Vr3<Vr4 Vout = Va OR Vb

30 Convertidores A/D folding (plegables)
Problema: tiene una gran capacidad de entrada similar a la del convertidor flash. De hecho, los convertidores flash tienen similares etapas de entrada de pares diferenciales de transistores para cada comparador. Una alternativa es usar folding e interpolación a la vez.

31 Convertidores A/D pipelined (en tubería)
La arquitectura de dos pasos descrita anteriormente puede generalizarse a múltiples etapas, donde cada etapa encuentra un sólo bit. Pero, una implementación correcta de esta aproximación sería muy lenta, ya que cada bit tiene que esperar por el anterior. Para ello se incorpora pipelining. Cuando la primera etapa termine su trabajo, inmediatamente empieza a trabajar con la siguiente muestra.

32 Convertidores A/D pipelined (en tubería)

33 Convertidores A/D pipelined (en tubería)
El diagrama de bloques de un DAPRX se muestra en la figura El primer DAPRX obtiene el MSB, después multiplica Vin por 2 de modo que el siguiente DAPRX obtiene el siguiente MSB.

34 Convertidores A/D pipelined (en tubería)
Lleva N ciclos de reloj procesar cada señal de entrada (si por ejemplo la latencia es N), una nueva muestra puede entrar en la estructura pipeline cada ciclo de reloj. Aunque la tasa de procesamiento es sólo de una muestra por ciclo, la complejidad es sólo proporcional a N lo que es menor que otras arquitecturas que también procesan una muestra por señal. Esto hace de los convertidores A/D pipelined una buena opción donde el área pequeña es importante.

35 Convertidores A/D pipelined (en tubería)
En algunas implementaciones pipelined, más de un bit se convierte por etapa. El estado actual del arte es de 12 a 15 bits para los convertidores pipelined con corrección de errores a 1 o 2 MHz. La velocidad se espera que aumente considerablemente en un futuro cercano.

36 Convertidores A/D de tiempo entrelazado (compartido)
Las conversiones A/D de muy alta velocidad se pueden realizar operando en paralelo con múltiples convertidores A/D. Aquí F0 es un reloj de 4 veces la velocidad de F1, F2, F3, F4. Además de F1 a F4 están desfasados entre sí el periodo de F0, tal que cada convertidor obtendrá sucesivamente muestras de la señal de entrada Vin muestreadas a la velocidad de F0. De esta forma, los 4 convertidores operan a un cuarto la velocidad de la frecuencia de muestreo de entrada.