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Circuitos vlsi (4º curso) TEMA 3. LÓGICA COMBINACIONAL circuitos vlsi Dr. José Fco. López Desp. 307, Pab. A

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1 Circuitos vlsi (4º curso) TEMA 3. LÓGICA COMBINACIONAL circuitos vlsi Dr. José Fco. López Desp. 307, Pab. A

2 Circuitos vlsi (4º curso) Índice Introducción Revisión de los transistores MOS El inversor CMOS: comportamiento estático Curva de transferencia de tensión Umbral de conmutación Márgenes de ruido Características dinámicas del inversor CMOS Retardo de propagación: análisis de primer orden Retardo de propagación desde una perspectiva de diseño Consumo de potencia Otras puertas combinacionales Puertas NOR Puertas NAND Puertas XNOR

3 Circuitos vlsi (4º curso) Índice Introducción Revisión de los transistores MOS El inversor CMOS: comportamiento estático Curva de transferencia de tensión Umbral de conmutación Márgenes de ruido Características dinámicas del inversor CMOS Retardo de propagación: análisis de primer orden Retardo de propagación desde una perspectiva de diseño Consumo de potencia Otras puertas combinacionales Lógica relativa Lógica pseudo-nMOS Lógica DCVSL

4 Circuitos vlsi (4º curso) Índice Lógica de transistor de paso Transistor de paso diferencial Puertas de transmisión Diseño CMOS dinámico Lógica dominó CMOS np Conclusiones

5 Circuitos vlsi (4º curso) Introducción Circuito Lógico Combinacional Circuito Lógico Combinacional Estado InOutInOut Circuitos combinacionales Circuitos secuenciales

6 Circuitos vlsi (4º curso) Introducción El inversor es el núcleo de todos los diseños digitales. Comprendiendo su operación y propiedades, se simplifica el diseño de estructuras mucho más complejas, como puertas lógicas, sumadores, multiplicadores… El análisis de los inversores puede ampliarse para explicar el comportamiento de puertas más complejas (NAND, NOR, XOR…) Nos vamos a centrar en una única implementación de puerta inversora: el inversor CMOS estático

7 Circuitos vlsi (4º curso) Introducción Pull-up: Hacer esta conexión cuando queramos F(A 1 …A n )=1 Pull-down: Hacer esta conexión cuando queramos F(A 1 …A n )=0

8 Circuitos vlsi (4º curso) Revisión de los transistores MOS En un transistor existen tres modos de operación: Corte Lineal Saturación Los modos de operación dependen de los valores de las tensiones: V gs =V g -V s V gd =V g -V d V ds =V d -V s =V gs -V gd V gs < V t V ds < V dsat = V gs -V t V ds > V dsat = V gs -V t

9 Circuitos vlsi (4º curso) Revisión de los transistores MOS (buen aislante, ox =3.9 o ) Substrato tipo p

10 Circuitos vlsi (4º curso) Revisión de los transistores MOS EJEMPLO

11 Circuitos vlsi (4º curso) Revisión de los transistores MOS Tecnología de 0,6 m.

12 Circuitos vlsi (4º curso) Revisión de los transistores MOS Para un pMOS, todas las tensiones y corrientes son invertidas con respecto al nMOS. Los transistores pMOS dan menos corriente que los nMOS, por eso deben ser más grandes (mayor W) para producir la misma corriente El cociente entre las movilidades ( n / p ) está entre V gs =-0,6 V gs =-0,9 V gs =-1,2 V gs =-1,5 V ds I ds ( A)

13 Circuitos vlsi (4º curso) El inversor CMOS: comportamiento estático 0 cuando V in esté cerca de 0 1 cuando V in esté cerca de V dd Pull-up: Hacer esta conexión cuando V in está cerca de 0 de forma que V out =V dd Pull-up: Hacer esta conexión cuando V in está cerca de V dd de forma que V out =0 Tiempos de propagación rápidos Baja disipación de potencia Layout compacto Inmunidad al ruido

14 Circuitos vlsi (4º curso) El inversor CMOS: comportamiento estático

15 Circuitos vlsi (4º curso) Muy bajo consumo de potencia V OL =0V, V OH =V dd VTC muy abrupta Tensión umbral ajustable con las dimensiones V in V out C L V DD El inversor CMOS: comportamiento estático

16 Circuitos vlsi (4º curso) V out V R n R p V DD V V in = V DD V in = 0 C L C L 1 0 El inversor CMOS: comportamiento estático T pLH R p C L T pHL R n C L

17 Circuitos vlsi (4º curso) El inversor CMOS: comportamiento estático Resistencia equivalente (W/L=1) de un nMOS y pMOS en 0.25 µm Para dispositivos de iguales dimensiones, el pMOS tiene una resistencia unas 3 veces mayor que el nMOS

18 Circuitos vlsi (4º curso) Vamos a dibujar la característica de transferencia de un inversor es decir, V out = f(V in ) Para ello, hacemos que el pMOS sea más grande que el nMOS para que de esta forma pasen por ambos la misma corriente V gs =-0,6 V gs =-0,9 V gs =-1,2 V gs =-1,5 V ds I ds ( A) Curva de transferencia de tensión El inversor CMOS: comportamiento estático

19 Circuitos vlsi (4º curso) El inversor CMOS Curva de transferencia de tensión El inversor CMOS: comportamiento estático

20 Circuitos vlsi (4º curso) La naturaleza y la forma de la característica de transferencia de tensión de un inversor puede deducirse gráficamente superponiendo las características de corriente de los dispositivos nMOS y pMOS. Dicha construcción gráfica se denomina diagrama de línea de carga Su construcción requiere transformar las curvas I-V de los dispositivos nMOS y pMOS a un mismo conjunto de coordenadas. Curva de transferencia de tensión El inversor CMOS: comportamiento estático

21 Circuitos vlsi (4º curso) I DSp =-I DSn V GSn =V in V GSp =V in -V DD V DSn =V out V DSp =V out -V DD V in V out C L V DD V in =V dd +V GSp I Dn =-I Dp V out =V dd +V DSp Curva de transferencia de tensión El inversor CMOS: comportamiento estático

22 Circuitos vlsi (4º curso) I DSp =-I DSn V GSn =V in V GSp =V in -V DD V DSn =V out V DSp =V out -V DD V in V out C L V DD V in =V dd +V GSp I Dn =-I Dp V out =V dd +V DSp V DSp I Dp V GSp =-2.5 V GSp =-1 Curva de transferencia de tensión El inversor CMOS: comportamiento estático

23 Circuitos vlsi (4º curso) I DSp =-I DSn V GSn =V in V GSp =V in -V DD V DSn =V out V DSp =V out -V DD V in V out C L V DD V in =V dd +V GSp I Dn =-I Dp V out =V dd +V DSp V DSp I Dp V GSp =-2.5 V GSp =-1 Curva de transferencia de tensión El inversor CMOS: comportamiento estático

24 Circuitos vlsi (4º curso) I DSp =-I DSn V GSn =V in V GSp =V in -V DD V DSn =V out V DSp =V out -V DD V in V out C L V DD V in =V dd +V GSp I Dn =-I Dp V out =V dd +V DSp V DSp I Dn V in =0 V in =1.5 Curva de transferencia de tensión El inversor CMOS: comportamiento estático

25 Circuitos vlsi (4º curso) I DSp =-I DSn V GSn =V in V GSp =V in -V DD V DSn =V out V DSp =V out -V DD V in V out C L V DD V in =V dd +V GSp I Dn =-I Dp V out =V dd +V DSp V DSp I Dn V in =0 V in =1.5 Curva de transferencia de tensión El inversor CMOS: comportamiento estático

26 Circuitos vlsi (4º curso) I DSp =-I DSn V GSn =V in V GSp =V in -V DD V DSn =V out V DSp =V out -V DD V in V out C L V DD V in =V dd +V GSp I Dn =-I Dp V out =V dd +V DSp V out I Dn V in =0 V in =1.5 Curva de transferencia de tensión El inversor CMOS: comportamiento estático

27 Circuitos vlsi (4º curso) Curva de transferencia de tensión El inversor CMOS: comportamiento estático

28 Circuitos vlsi (4º curso) nMOS corte pMOS lineal nMOS saturación pMOS lineal nMOS lineal pMOS corte Curva de transferencia de tensión El inversor CMOS: comportamiento estático nMOS lineal pMOS saturación

29 Circuitos vlsi (4º curso) nMOS corte pMOS lineal nMOS saturación pMOS lineal nMOS saturación pMOS saturación nMOS lineal pMOS saturación nMOS lineal pMOS corte V out R p V DD C L Curva de transferencia de tensión El inversor CMOS: comportamiento estático

30 Circuitos vlsi (4º curso) nMOS corte pMOS lineal nMOS saturación pMOS lineal nMOS saturación pMOS saturación nMOS lineal pMOS saturación nMOS lineal pMOS corte V out R n V DD C L Curva de transferencia de tensión El inversor CMOS: comportamiento estático

31 Circuitos vlsi (4º curso) RegionnMOSpMOS ACorteLineal BSaturaciónLineal CSaturación DLinealSaturación ELinealCorte Curva de transferencia de tensión El inversor CMOS: comportamiento estático

32 Circuitos vlsi (4º curso) RegionnMOSpMOS ACorteLineal BSaturaciónLineal CSaturación DLinealSaturación ELinealCorte Electrónica digital Curva de transferencia de tensión El inversor CMOS: comportamiento estático

33 Circuitos vlsi (4º curso) RegionnMOSpMOS ACorteLineal BSaturaciónLineal CSaturación DLinealSaturación ELinealCorte Electrónica analógica Curva de transferencia de tensión El inversor CMOS: comportamiento estático

34 Circuitos vlsi (4º curso) nMOS corte pMOS lineal nMOS saturación pMOS lineal nMOS saturación pMOS saturación nMOS lineal pMOS saturación nMOS lineal pMOS corte V M =umbral de conmutación Umbral de conmutación El inversor CMOS: comportamiento estático

35 Circuitos vlsi (4º curso) nMOS corte pMOS lineal nMOS saturación pMOS lineal nMOS saturación pMOS saturación nMOS lineal pMOS saturación nMOS lineal pMOS corte V M =umbral de conmutación V M =V DD /2 si I DP =I DN Márgenes de ruido similares Características simétricas Relación de aspecto aprox. 3 Umbral de conmutación El inversor CMOS: comportamiento estático

36 Circuitos vlsi (4º curso) Umbral de conmutación El inversor CMOS: comportamiento estático

37 Circuitos vlsi (4º curso) Margen de ruido V DD GND V OH V OL V IH V IL Característica de salida Rango lógico alto Rango lógico bajo Región Intermedia Característica de entrada Rango lógico alto Rango lógico bajo Región Intermedia El inversor CMOS: comportamiento estático

38 Circuitos vlsi (4º curso) Margen de ruido V DD GND V OH V OL V IH V IL NM H NM L Característica de salida Característica de entrada Rango lógico alto Rango lógico bajo Rango lógico alto Rango lógico bajo Región Intermedia Región Intermedia El inversor CMOS: comportamiento estático

39 Circuitos vlsi (4º curso) Margen de ruido Ejemplo: un margen de ruido de 0.4V es bueno en un proceso con una fuente de alimentación de 1.8V, pero malo si ésta es de 5V. El inversor CMOS: comportamiento estático

40 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Como vimos anteriormente, el retardo de propagación del inversor CMOS está determinado por el tiempo necesario para cargar y descargar el condensador de carga C L a través de los transistores PMOS y CMOS respectivamente Resulta crucial hacer que C L sea lo más pequeño posible para implementar circuitos CMOS de alta velocidad. x d x d L d policilicio Fuente n + Drenador n + W t ox n + n + L SiO 2

41 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Vamos a suponer que todas las capacidades existentes están agregadas en un único condensador C L conectado entre V out y GND

42 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Vamos a suponer que todas las capacidades existentes están agregadas en un único condensador C L conectado entre V out y GND Capacitancia puerta-drenador, C gd12

43 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Vamos a suponer que todas las capacidades existentes están agregadas en un único condensador C L conectado entre V out y GND Capacitancias de difusión, C db1, C db2

44 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Vamos a suponer que todas las capacidades existentes están agregadas en un único condensador C L conectado entre V out y GND Capacitancias de las pistas, C w

45 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Vamos a suponer que todas las capacidades existentes están agregadas en un único condensador C L conectado entre V out y GND Capacitancias de puerta de fan-out, C g3 y C g4

46 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Polysilicon In Out Metal1 V DD GND PMOS NMOS 1.2 m =2

47 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS

48 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Retardo de propagación: análisis de primer orden T p =f(R eq, C L ) T pHL =Ln(2)R eqn C L =0.69R eqn C L T pLH =Ln(2)R eqp C L =0.69R eqp C L ¿Cómo hacer para que los retardos de propagación de subida y bajada sean similares? T p =(t pHL +t pLH )/2= 0.69C L (R eqn +R eqp )/2

49 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Retardo de propagación: análisis de primer orden Resistencia equivalente (W/L=1) de un nMOS y pMOS en 0.25 µm T pHL =Ln(2)R eqn C L =0.69R eqn C L T pLH =Ln(2)R eqp C L =0.69R eqp C L

50 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Retardo de propagación: análisis de primer orden Normalmente se elige una tensión de alimentación lo suficientemente alta como para que V DD >>V tn +V DSATn /2. En estas condiciones:

51 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Retardo de propagación: análisis de primer orden

52 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Retardo de propagación: análisis de primer orden Técnicas de diseño: Reducir C L Capacitancia interna de difusión, capacidad de interconexión, fan-out Layout cuidadoso ayuda a reducir las dos primeras Intentar mantener las áreas de difusión lo más pequeñas posible Incrementar la relación W/L de los transistores Es la herramienta más eficiente para optimizar prestaciones Ojo!!!!. También se puede aumentar el área de difusión y por lo tanto C L. Incrementar V DD A costa de aumentar el consumo de potencia Debe evitarse aumentar V DD por encima de un determinado valor a partir del cual la mejora es mínima.

53 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Retardo de propagación desde una perspectiva de diseño A partir de las expresiones de retardo que hemos determinado, pueden deducirse algunas consideraciones y compromisos de diseño bastante interesantes: Relación nMOS-pMOS Determinación del tamaño de los inversores para obtener las mayores prestaciones Determinación del tamaño de una cadena de inversores Selección del número correcto de etapas de una cadena de inversores Tiempo de subida-bajada de la señal de entrada Retardo en presencia de pistas (largas) de interconexión Ver sección de Circuitos Integrados Digitales, J.M. Rabaey

54 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Retardo de propagación desde una perspectiva de diseño A partir de las expresiones de retardo que hemos determinado, pueden deducirse algunas consideraciones y compromisos de diseño bastante interesantes: Relación nMOS-pMOS Determinación del tamaño de los inversores para obtener las mayores prestaciones Determinación del tamaño de una cadena de inversores Selección del número correcto de etapas de una cadena de inversores Tiempo de subida-bajada de la señal de entrada Retardo en presencia de pistas (largas) de interconexión

55 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Retardo de propagación desde una perspectiva de diseño Una relación de aspectos en torno a un valor de 3 produce una curva de transferencia simétrica e iguala los retardos de propagación t pLH y t pHL. Esto no implica que esa relación sea también la que proporciona el menor retardo de propagación global. Si nuestra preocupación no son la simetría y los márgenes de ruido, resulta posible hacer que el inversor sea más rápido reduciendo la anchura del dispositivo pMOS.

56 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Retardo de propagación desde una perspectiva de diseño 2.5 produce t pHL =t pLH 2 produce t p mínimo Si C w <<< con t pLH t pHL tptp

57 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Las puertas estáticas CMOS son muy eficientes a nivel de consumos de potencia porque no disipan prácticamente potencia mientras no están operando. Durante mucho tiempo en la historia del diseño CMOS, la potencia era una consideración de segundo orden frente a velocidad y área. Conforme el número de transistores integrados en un chip, y las frecuencias de funcionamiento han ido aumentando, el consumo se ha convertido en una característica clave en el diseño de circuitos integrados digitales. Algunas definiciones: Potencia instantánea Energía consumida durante el intervalo T Potencia media sobre el intervalo T Consumo de potencia

58 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS La disipación de potencia en circuitos CMOS se debe a dos componentes: Disipación estática: debida principalmente a las corrientes sub-umbrales de los transistores y a las corrientes de puerta. Este consumo de hace más evidente con la aparición de los nuevos procesos tecnológicos. Disipación dinámica: debida a la carga y descarga de las capacidades de carga y a las corrientes de camino directo en el instante en que ambos transistores están en conducción (10% del consumo total del circuito). El primero de ellos viene expresado por: donde representa el factor de actividad sobre la señal de reloj. ¿Cómo reducir el consumo de potencia? Consumo de potencia

59 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Consumo de potencia

60 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Consumo de potencia

61 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Consumo de potencia

62 Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS Consumo de potencia

63 Circuitos vlsi (4º curso) Otras puertas combinacionales Pull-up: Hacer esta conexión cuando queramos F(A 1 …A n )=1 Pull-down: Hacer esta conexión cuando queramos F(A 1 …A n )=0 pMOS nMOS La lógica CMOS es inversora pull-up pull-down

64 Circuitos vlsi (4º curso) Otras puertas combinacionales ¿Qué significa lógica complementaria? Que el pull-up está ON cuando el pull-down está OFF y viceversa. La C de CMOS viene de complementaria Pull-upPull-downF(A 1, A 2 …A n ) ONOFF1 ON0 X OFF Sin conexión

65 Circuitos vlsi (4º curso) Otras puertas combinacionales ¿Qué significa lógica complementaria? Que el pull-up está ON cuando el pull-down está OFF y viceversa. La C de CMOS viene de complementaria Pull-upPull-downF(A 1, A 2 …A n ) ONOFF1 ON0 X OFF Sin conexión Cuando la salida está desconectada, recuerda el estado anterior al menos durante cierto tiempo, el cual está almacenado en la capacidad de la salida. Las corrientes de fuga son las culpables de que este valor almacenado se pierda con el tiempo (por eso las DRAM tiene que refrescarse cada cierto tiempo) La no conexión también puede utilizarse para crear nodos de alta impedancia

66 Circuitos vlsi (4º curso) Otras puertas combinacionales Pull-down Etapa nMOS Pull-up Etapa pMOS Conduce cuando V GS es alto Conduce cuando V GS es bajo

67 Circuitos vlsi (4º curso) Otras puertas combinacionales Pull-down Etapa nMOS Pull-up Etapa pMOS Conduce cuando A es alto y B es alto A B Conduce cuando A es bajo o B es bajo A+B=A B

68 Circuitos vlsi (4º curso) Otras puertas combinacionales Pull-down Etapa nMOS Pull-up Etapa pMOS Conduce cuando A es alto o B es alto A+B Conduce cuando A es bajo y B es bajo A B=A+B

69 Circuitos vlsi (4º curso) Otras puertas combinacionales Ejemplo: puerta NAND de 2 entradas

70 Circuitos vlsi (4º curso) Otras puertas combinacionales F=A B A B Paso 1: Desarrollar el bloque tipo N

71 Circuitos vlsi (4º curso) Otras puertas combinacionales F=A B A B Paso 1: Desarrollar el bloque tipo N

72 Circuitos vlsi (4º curso) Otras puertas combinacionales F=A B A B Paso 2: Desarrollar el bloque tipo P

73 Circuitos vlsi (4º curso) Otras puertas combinacionales F=A B A B Paso 3: Unir bloque N y bloque P

74 Circuitos vlsi (4º curso) Otras puertas combinacionales

75 Circuitos vlsi (4º curso) Otras puertas combinacionales

76 Circuitos vlsi (4º curso) Otras puertas combinacionales Algunas condiciones de diseño Ambas puertas lógicas pueden extenderse a más entradas (mayor fan-in) pero no debemos pasar de un fan-in mayor a 4 Las puertas NAND son mucho más eficientes que las NOR Puerta NOR pseudo-nMOS Se utilizan para construir puertas NOR de alto fan-in a costa de un mayor aumento en el consumo de potencia

77 Circuitos vlsi (4º curso) Otras puertas combinacionales Metodología en el diseño de puertas CMOS 1.Dibujar la red pull-down que realice la función deseada, por ejemplo, F=A·(B+C)

78 Circuitos vlsi (4º curso) Otras puertas combinacionales Metodología en el diseño de puertas CMOS 2. Reemplazar los transistores nMOS por transistores pMOS, las conexiones serie por conexiones paralelo y las conexiones paralelo por conexiones serie.

79 Circuitos vlsi (4º curso) Otras puertas combinacionales Metodología en el diseño de puertas CMOS 3. Combinar la red pull-up formada por transistores pMOS con la red pull-down formada por transistores nMOS

80 Circuitos vlsi (4º curso) Otras puertas combinacionales Otro ejemplo

81 Circuitos vlsi (4º curso) Otras puertas combinacionales F=A·B+C·D

82 Circuitos vlsi (4º curso) Otras puertas combinacionales F=A·B+C·D

83 Circuitos vlsi (4º curso) Otras puertas combinacionales Otro ejemplo más

84 Circuitos vlsi (4º curso) Otras puertas combinacionales F=A·(B+C)

85 Circuitos vlsi (4º curso) Otras puertas combinacionales Ejercicio

86 Circuitos vlsi (4º curso) Otras puertas combinacionales Averiguar qué función se realiza con el siguiente layout

87 Circuitos vlsi (4º curso) Otras puertas combinacionales El layout simbólico facilita la tarea de diseño de circuitos sencillos y tiene como propiedades más importantes: el no contener dimensiones el representar posiciones relativas de los transistores la facilidad para, a partir de los mismos, generar layouts de forma automática In Out V DD GND A Out V DD GND B Inversor NAND-2

88 Circuitos vlsi (4º curso) Otras puertas combinacionales Ejemplo: C (A+B)

89 Circuitos vlsi (4º curso) Otras puertas combinacionales X CAB V DD GND ABC X V DD GND F=C (A+B)

90 Circuitos vlsi (4º curso) Otras puertas combinacionales Algunas de las propiedades estáticas de las puertas CMOS complementarias son: Heredan todas las propiedades del inversor CMOS básico Presentan una excursión lógica de rail a rail No presentan disipación de potencia estática La característica de transferencia de tensión continua y los márgenes de ruido es más complicado ya que dependen de los patrones de entrada de datos aplicados a la puerta El retardo de propagación también depende de los patrones de entrada

91 Circuitos vlsi (4º curso) Otras puertas combinacionales Al igual que en el caso del inversor, cada transistor se modela como una resistencia en serie con un interruptor ideal. La resistencia depende del valor de V DD y de la relación anchura-longitud del ttor. CLCL B RnRn A RpRp B RpRp A RnRn C int En una primera aproximación ignoramos el efecto de la capacitancia interna, C int

92 Circuitos vlsi (4º curso) Otras puertas combinacionales Podemos encontrarnos con dos escenarios que dan como resultado una transición L H en la salida: CLCL B RnRn A RpRp B RpRp A RnRn C int Ambas entradas a nivel bajo. t pLH =0.69 (R p /2) C L t pLH =0.69 R p C L Sólo una entrada a nivel bajo. t pHL =0.69 (2R n ) C L Si las dos entradas están a nivel alto. Conclusión: Para que la NAND tenga el mismo t pHL que el inversor, los dispositivos nMOS deberán ser el doble de anchos, de forma que la R eq sea la misma que para el caso del inversor. Los dispositivos pMOS pueden quedarse con las mismas dimensiones.

93 Circuitos vlsi (4º curso) Otras puertas combinacionales El retardo no sólo depende de la estructura de la puerta lógica, sino también de los patrones de entrada: A=B=1 0 A=1, B=1 0 A=1 0, B=1 time [ps] Voltage [V]

94 Circuitos vlsi (4º curso) Otras puertas combinacionales A=B=1 0 A=1, B=1 0 A=1 0, B=1 time [ps] Input Data Pattern Delay (psec) A=B= A=1, B= A= 0 1, B=1 61 A=B= A=1, B= A= 1 0, B=1 81 NMOS = 0.5 m/0.25 m PMOS = 0.75 m/0.25 m C L = 100 fF

95 Circuitos vlsi (4º curso) Otras puertas combinacionales Para el caso de una NOR el estudio es similar al de la NAND: B RpRp A RpRp A RnRn B RnRn CLCL C int Ambas entradas a nivel alto t pHL =0.69 (R n /2) C L El pero caso de t pHL sería cuando sólo una entrada estuviera a nivel alto: t pHL =0.69 R n C L Si las dos entradas están a nivel bajo: t pLH =0.69 (2 R n ) C L Conclusión: Para que la NOR tenga el mismo t pLH que el inversor, los dispositivos pMOS deberán ser el doble de anchos, de forma que la R eq sea la misma que para el caso del inversor. Los dispositivos nMOS pueden quedarse con las mismas dimensiones.

96 Circuitos vlsi (4º curso) Otras puertas combinacionales Para el caso de una NOR el estudio es similar al de la NAND: B RpRp A RpRp A RnRn B RnRn CLCL C int Ambas entradas a nivel alto t pHL =0.69 (R n /2) C L El peor caso de t pHL sería cuando sólo una entrada estuviera a nivel alto: t pHL =0.69 R n C L Si las dos entradas están a nivel bajo: t pLH =0.69 (2 R n ) C L Conclusión 2: Dado que los dispositivos pMOS tienen una movilidad menor que los dispositivos nMOS, debe evitarse siempre que sea posible conectar pMOS en serie. Es preferible utilizar NAND que utilizar NOR.

97 Circuitos vlsi (4º curso) Otras puertas combinacionales Ejercicio

98 Circuitos vlsi (4º curso) Otras puertas combinacionales Determinar los tamaños de los transistores de la siguiente puerta lógica para que tengan aproximadamente los mismos valores de t pLH y t pHL que un inversor con nMOS=0.5µm/0.25 µ m y pMOS=1.5 µ m/0.25 µ m OUT = D + A (B + C)

99 Circuitos vlsi (4º curso) Otras puertas combinacionales OUT = D + A (B + C) D A BC D A B C

100 Circuitos vlsi (4º curso) Otras puertas combinacionales Ejemplo

101 Circuitos vlsi (4º curso) Otras puertas combinacionales C AB B A C A B C X = C (A + B)

102 Circuitos vlsi (4º curso) Otras puertas combinacionales C AB B A D C D A B C D X = (A+B)(C+D)

103 Circuitos vlsi (4º curso) Otras puertas combinacionales En puertas lógicas más complejas, con un alto fan-in, las capacitancias de los nodos internos pueden llegar a ser significativas. DCBA D C B A CLCL C3C3 C2C2 C1C1 El retardo de propagación t pHL vendría dado por: t pHL =0.69·(R 1 ·C 1 +(R 1 +R 2 )·C 2 +(R 1 +R 2 +R 3 )·C 3 + +(R 1 +R 2 +R 3 +R 4 )·C L ) La resistencia R1 aparece en todos los términos, lo que hace que este dispositivo sea especial- mente importante cuando queramos minimizar retardos.

104 Circuitos vlsi (4º curso) Otras puertas combinacionales En puertas lógicas más complejas, con un alto fan-in, las capacitancias de los nodos internos pueden llegar a ser significativas. DCBA D C B A CLCL C3C3 C2C2 C1C1 Suponiendo que todos los dispositivos nMOS tienen el mismo tamaño, el retardo t pHL será: t pHL =0.69·R N (C 1 +2·C 2 +3·C 3 +4·C L )

105 Circuitos vlsi (4º curso) Otras puertas combinacionales t p (psec) fan-in t pH L tptp t pL H El número de transistores necesarios para implementar una puerta con fan-in N es igual a 2N El retardo de propagación de una puerta CMOS complementaria se deteriora rápidamente con el fan-in Las puertas con fan-in mayor o igual a 4 son muy lentas y deben evitarse

106 Circuitos vlsi (4º curso) Otras puertas combinacionales t p NOR2 t p (psec) eff. fan-out t p NAND2 t p INV

107 Circuitos vlsi (4º curso) Otras puertas combinacionales Algunas técnicas de diseño para fan-in grande: Tamaño del transistor: La solución más obvia consiste en aumentar el tamaño del transistor, para de esta forma disminuir la resistencia de los transistores en serie y la constante de relajación. Cuidado, esto puede hacer que haya más carga a la salida de la puerta anterior. Aumento progresivo del tamaño de los transistores In N CLCL C3C3 C2C2 C1C1 In 1 In 2 In 3 M1 M2 M3 MN M 1 >M 2 >M 3 >…>M N

108 Circuitos vlsi (4º curso) Otras puertas combinacionales Algunas técnicas de diseño para fan-in grande: Tamaño del transistor: La solución más obvia consiste en aumentar el tamaño del transistor, para de esta forma disminuir la resistencia de los transistores en serie y la constante de relajación. Cuidado, esto puede hacer que haya más carga a la salida de la puerta anterior. Aumento progresivo del tamaño de los transistores Reordenación de las entradas C2C2 C1C1 In 1 In 2 In 3 M1 M2 M3 CLCL Camino crítico cargado cargado 1 C2C2 C1C1 In 3 In 2 In 1 M1 M2 M3 CLCL Camino crítico cargado descargado

109 Circuitos vlsi (4º curso) Otras puertas combinacionales Algunas técnicas de diseño para fan-in grande: Tamaño del transistor: La solución más obvia consiste en aumentar el tamaño del transistor, para de esta forma disminuir la resistencia de los transistores en serie y la constante de relajación. Cuidado, esto puede hacer que haya más carga a la salida de la puerta anterior. Aumento progresivo del tamaño de los transistores Reordenación de las entradas Reestructuración lógica

110 Circuitos vlsi (4º curso) Otras puertas combinacionales Ejercicio

111 Circuitos vlsi (4º curso) Otras puertas combinacionales Puertas XOR y XNOR A B A B Puertas OR y AND A B A B

112 Circuitos vlsi (4º curso) Lógica relativa La lógica relativa es un intento de reducir el número de transistores necesarios para implementar una determinada función lógica. Desventajas: menor robustez y mayor disipación de potencia En la lógica relativa, el pull-up se reemplaza por un único dispositivo de carga no condicional, que lleva la salida a un nivel alto. in 1 in 2 in 3 out Pull-down carga V DD in 1 in 2 in 3 out Pull-down Carga pMOS V DD Pseudo-nMOS

113 Circuitos vlsi (4º curso) Lógica relativa V OH es V DD, ya que los dispositivos de pull-down no conducen cuando la salida pasa a nivel alto. Sin embargo, la tensión nominal de salida para el nivel bajo no es 0, ya que existe un conflicto entre los dispositivos de PDN y el dispositivo de carga pMOS conectado a tierra. Esto da lugar a márgenes de ruido reducidos y a disipación de potencia estática. in 1 in 2 in 3 out Pull-down Carga pMOS V DD Pseudo-nMOS Lógica pseudo-nMOS

114 Circuitos vlsi (4º curso) Lógica relativa Inversor (W/L) nMOS =0.5/0.25 Lógica pseudo-nMOS

115 Circuitos vlsi (4º curso) Lógica relativa Pseudo-nMOS NAND Lógica pseudo-nMOS

116 Circuitos vlsi (4º curso) Lógica relativa Es posible el uso de cargas mejores, que permitan eliminar las corrientes estáticas que se producen cuando las entradas están a nivel alto y que proporcionen una excursión lógica de raíl a raíl. Se basan en lógica diferencial + realimentación positiva. Se basa en que se proporciona cada entrada en formato complementario, generando a su vez salidas complementarias Asegura que el dispositivo de carga se ponga al corte cuando no sea necesario Lógica DCVSL

117 Circuitos vlsi (4º curso) Lógica relativa V DD V SS PDN1 Out V DD V SS PDN2 Out A A B B M1M2 DCVSL: Differential Cascode Voltage Switch Logic Lógica de Conmutación de Tensión Diferencial en Cascodo Si PDN1 conduce, PDN2 no conduce Lógica DCVSL

118 Circuitos vlsi (4º curso) Lógica relativa XOR-XNOR en DCVSL Lógica DCVSL

119 Circuitos vlsi (4º curso) Lógica relativa XOR-XNOR en DCVSL A B A B AB 1/ / / Time [ns] A B A,B A,B Volt. Lógica DCVSL

120 Circuitos vlsi (4º curso) Lógica de transistor de paso Se trata de una alternativa ampliamente utilizada y muy popular en tecnología CMOS complementaria. Reduce el número de transistores necesarios para implementar circuitos lógicos, permitiendo que las entradas principales exciten tanto a los terminales de puerta como a los terminales fuente y drenador. Función AND

121 Circuitos vlsi (4º curso) Lógica de transistor de paso Desafortunadamente, un dispositivo nMOS es efectivo dejando pasar un 0, pero no lo es poniendo un nodo a V DD. La salida sólo se carga a V DD -V Tn.

122 Circuitos vlsi (4º curso) Lógica de transistor de paso En el diseño de altas prestaciones se emplea habitualmente una familia lógica de transistores de paso diferencial denominada CPL o DPL. La idea básica consiste en aceptar entradas verdaderas y complementarias y generar salidas verdaderas y complementarias. Dado que los circuitos son diferenciales, las salidas y entradas de datos complementarias siempre están disponibles. Algunas puertas complejas (puertas XOR, sumadores…) pueden implementarse de forma eficiente con un pequeño número de transistores. CPL es una puerta estática, ya que los nodos que definen la salida siempre están conectados a VDD o a GND a través de un camino de baja resistencia. El diseño es muy modular y todas las puertas utilizan exactamente la misma topología, sólo conmutan las entradas. Transistor de paso diferencial

123 Circuitos vlsi (4º curso) Lógica de transistor de paso A A B B red de transistor de paso F A A B B red de transistor de paso inversa F Transistor de paso diferencial

124 Circuitos vlsi (4º curso) Lógica de transistor de paso La solución más ampliamente utilizada para resolver los problemas de caída de tensión consiste en el uso de puertas de transmisión. Esta técnica se basa en las propiedades complementarias de los transistores nMOS y pMOS. Los dispositivos nMOS dejan pasar bien un 0 pero no tan bien un 1 Los dispositivos pMOS dejan pasar bien un 1 pero no tan bien un 0 A B C C A B C C Si C=1, A=B Si C=0, hay un circuito abierto entre A y B Puerta de transmisión

125 Circuitos vlsi (4º curso) Lógica de transistor de paso Ejemplo: Multiplexor 2:1 Puerta de transmisión

126 Circuitos vlsi (4º curso) Lógica de transistor de paso Multiplexor con TG F=(A S+B S) Si S=1 F=A Si S=0 F=B Puerta de transmisión

127 Circuitos vlsi (4º curso) Lógica de transistor de paso GND V DD In 1 In 2 SS S S Multiplexor con TG F=(A S+B S) Si S=1 F=A Si S=0 F=B Puerta de transmisión

128 Circuitos vlsi (4º curso) Lógica de transistor de paso Ejemplo: Puerta XOR Puerta de transmisión

129 Circuitos vlsi (4º curso) Lógica de transistor de paso Si B=1, M1/M2 se comporta como un inversor y F=B A Si B=0, M1/M2 no conducen y la TG sí lo hace, así que F=B A Puerta de transmisión

130 Circuitos vlsi (4º curso) Diseño CMOS dinámico La lógica dinámica proporciona unos resultados similares a la pseudo- nMOS a la vez que evita el consumo de potencia estática. Consta de una etapa de precarga y de otra de evaluación, ambas controladas por una señal de reloj. Se basa en el almacenamiento de carga en un determinado nodo del circuito. In 1 In 2 PDN In 3 MeMe MpMp Clk Out CLCL Precarga: CLK=0 Evaluación: CLK=1

131 Circuitos vlsi (4º curso) Diseño CMOS dinámico La lógica dinámica proporciona unos resultados similares a la pseudo- nMOS a la vez que evita el consumo de potencia estática. Consta de una etapa de precarga y de otra de evaluación, ambas controladas por una señal de reloj. Se basa en el almacenamiento de carga en un determinado nodo del circuito. In 1 In 2 PDN In 3 MeMe MpMp Clk Out CLCL Precarga: CLK=0 Evaluación: CLK=1 1 ON OFF

132 Circuitos vlsi (4º curso) Diseño CMOS dinámico La lógica dinámica proporciona unos resultados similares a la pseudo- nMOS a la vez que evita el consumo de potencia estática. Consta de una etapa de precarga y de otra de evaluación, ambas controladas por una señal de reloj. Se basa en el almacenamiento de carga en un determinado nodo del circuito. In 1 In 2 PDN In 3 MeMe MpMp Clk Out CLCL Precarga: CLK=0 Evaluación: CLK=1 1 o 0 OFF ON ?

133 Circuitos vlsi (4º curso) Diseño CMOS dinámico Ejemplo

134 Circuitos vlsi (4º curso) Diseño CMOS dinámico Out Clk A B C MpMp MeMe on off 1 on ((AB)+C) F=((AB)+C) PRECARGA (clk=0) EVALUACIÓN (clk=1)

135 Circuitos vlsi (4º curso) Diseño CMOS dinámico Propiedades de lógica dinámica: La función lógica se implementa en la red de pull-down con nMOS y sigue las directrices de la tecnología CMOS estática El número de transistores es sustancialmente menor (N+2) que para el caso de lógica estática (2N) Se trata de una lógica no relativa Sólo consume potencia dinámica Tiene velocidades de conmutación más altas que para lógica estática La excursión lógica es de rail a raíl Tiene peor margen de ruido que la lógica estática Es posible construir la puerta dual

136 Circuitos vlsi (4º curso) Diseño CMOS dinámico Desventajas de la lógica dinámica: Fugas de corriente Necesidad de señales complementarias Necesidad de señal de reloj (consumo de potencia) No se pueden conectar directamente en cascada puertas dinámicas y se pierde margen de ruido Clk Out1 In MpMp MeMe MpMp MeMe Clk Out2 V t ClkIn Out1 Out2 V V Tn

137 Circuitos vlsi (4º curso) Diseño CMOS dinámico El problema surge porque las salidas de cada puerta, y por tanto las entradas de las etapas siguientes, se precargan a 1. Esto puede dar lugar a una descarga accidental al principio de la etapa de evaluación. Clk Out1 In MpMp MeMe MpMp MeMe Clk Out2 Solución: poner todas las entradas a cero durante la precarga, de forma que no se produzca ninguna descarga accidental de los condensadores de almacenamiento durante el periodo de evaluación. Se garantiza el funcionamiento correcto siempre que las entradas sólo puedan realizar una única transición 0 1 durante el periodo de evaluación: hay dos posibles soluciones circuitales

138 Circuitos vlsi (4º curso) Diseño CMOS dinámico Durante la precarga, la salida de la puerta dinámica se coloca a 1 y la entrada a la siguiente puerta a 0. Durante la evaluación, la puerta dinámica se descarga condicionalmente y la salida del inversor realiza la transición 0 1 condicional. Si se supone que todas las entradas de una puerta dominó son salidas de otra puerta dominó, estará garantizado que todas las entradas se pongan a cero al final de la precarga y que las únicas transiciones en la evaluación sean 0 1 Lógica dominó In 1 In 2 PDN In 3 MeMe MpMp Clk Out1 In 4 PDN In 5 MeMe MpMp Clk Out2

139 Circuitos vlsi (4º curso) Diseño CMOS dinámico Lógica dominó La lógica CMOS sólo permite implementar lógica no inversora. Aunque hay formas de resolver esto, complicando el diseño, se trata de una restricción importante y es raro, como consecuencia, que se utilice un diseño dominó puro. Dado que las entradas a una puerta de tipo dominó están a nivel bajo durante la precarga, resulta tentador eliminar el transistor de evaluación, ya que esto reduce la carga de la señal de reloj. Sin embargo, esto puede producir un aumento de la disipación de potencia si el pull-down está en conducción, además de ampliar el ciclo de precarga.

140 Circuitos vlsi (4º curso) Diseño CMOS dinámico CMOS np CMOS np proporciona un método alternativo a la conexión en cascada de lógica dinámica utilizando dos versiones de lógica dinámica (árbol de tipo n y árbol de tipo p), evitando introducir el inversor de la lógica dominó. In 1 In 2 PDN In 3 MeMe MpMp Clk Out1 In 4 PUN In 5 MeMe MpMp Clk Out2 (a PDN) pMOS nMOS Se soluciona el problema de la conexión en cascada de la lógica dominó.

141 Circuitos vlsi (4º curso) Conclusiones Cada uno de los estilos de circuito tiene sus ventajas e inconvenientes. El estilo que se seleccione dependerá de los requisitos que solicitemos. Lógica estática: Robusta en presencia de ruido Fácil de implementar Puertas complejas para alto fan-in (2N) Lógica pseudo-dinámica: Menor número de transistores (N+1) Menor margen de ruido Mayor rapidez y sencillez Mayor consumo de potencia Lógica transistor de paso: Atractiva para ciertas funciones lógicas (multiplexores, XOR…) Lógica dinámica: Fácil realización de puertas complejas y rápidas Problemas con las fugas de corriente


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