circuitos vlsi TEMA 3. LÓGICA COMBINACIONAL Dr. José Fco. López

circuitos vlsi TEMA 3. LÓGICA COMBINACIONAL Dr. José Fco. López
Desp. 307, Pab. A

Índice Introducción Revisión de los transistores MOS
El inversor CMOS: comportamiento estático Curva de transferencia de tensión Umbral de conmutación Márgenes de ruido Características dinámicas del inversor CMOS Retardo de propagación: análisis de primer orden Retardo de propagación desde una perspectiva de diseño Consumo de potencia Otras puertas combinacionales Puertas NOR Puertas NAND Puertas XNOR

Índice Introducción Revisión de los transistores MOS
El inversor CMOS: comportamiento estático Curva de transferencia de tensión Umbral de conmutación Márgenes de ruido Características dinámicas del inversor CMOS Retardo de propagación: análisis de primer orden Retardo de propagación desde una perspectiva de diseño Consumo de potencia Otras puertas combinacionales Lógica relativa Lógica pseudo-nMOS Lógica DCVSL

Índice Lógica de transistor de paso Transistor de paso diferencial
Puertas de transmisión Diseño CMOS dinámico Lógica dominó CMOS np Conclusiones

Introducción Circuito Lógico Combinacional Circuito Lógico
Out In Out Circuito Lógico Combinacional Circuito Lógico Combinacional Estado Circuitos combinacionales Circuitos secuenciales

Introducción El inversor es el núcleo de todos los diseños digitales.
Comprendiendo su operación y propiedades, se simplifica el diseño de estructuras mucho más complejas, como puertas lógicas, sumadores, multiplicadores… El análisis de los inversores puede ampliarse para explicar el comportamiento de puertas más complejas (NAND, NOR, XOR…) Nos vamos a centrar en una única implementación de puerta inversora: el inversor CMOS estático

Introducción Pull-up: Hacer esta conexión cuando queramos F(A1…An)=1
Pull-down: Hacer esta conexión cuando queramos F(A1…An)=0

Revisión de los transistores MOS
Los modos de operación dependen de los valores de las tensiones: Vgs=Vg-Vs Vgd=Vg-Vd Vds=Vd-Vs=Vgs-Vgd En un transistor existen tres modos de operación: Corte Lineal Saturación Vgs < Vt Vds < Vdsat = Vgs-Vt Vds > Vdsat = Vgs-Vt

(buen aislante, ox=3.9o) Substrato tipo p

EJEMPLO

Tecnología de 0,6m.

Para un pMOS, todas las tensiones y corrientes son invertidas con respecto al nMOS. Los transistores pMOS dan menos corriente que los nMOS, por eso deben ser más grandes (mayor W) para producir la misma corriente El cociente entre las movilidades (n/ p) está entre 2-3 -1.5 -1.2 -0.9 -0.6 -0.3 -50 -100 -150 -200 Vgs=-0,6 Vgs=-0,9 Vgs=-1,2 Vgs=-1,5 Vds Ids(A)

El inversor CMOS: comportamiento estático
Pull-up: Hacer esta conexión cuando Vin está cerca de 0 de forma que Vout=Vdd cuando Vin está cerca de Vdd de forma que Vout=0 “0” cuando Vin esté cerca de 0 “1” cuando Vin esté cerca de Vdd Tiempos de propagación rápidos Baja disipación de potencia Layout compacto Inmunidad al ruido

out C L DD Muy bajo consumo de potencia VOL=0V, VOH=Vdd VTC muy abrupta Tensión umbral ajustable con las dimensiones

DD DD R p “1” “0” V out V out C L C L R n V = V = V in in DD TpLHRpCL TpHLRnCL

Resistencia equivalente (W/L=1) de un nMOS y pMOS en 0.25 µm Para dispositivos de iguales dimensiones, el pMOS tiene una resistencia unas 3 veces mayor que el nMOS

Curva de transferencia de tensión El inversor CMOS: comportamiento estático Vamos a dibujar la característica de transferencia de un inversor es decir, Vout= f(Vin) Para ello, hacemos que el pMOS sea más grande que el nMOS para que de esta forma pasen por ambos la misma corriente -1.5 -1.2 -0.9 -0.6 -0.3 -50 -100 -150 -200 Vgs=-0,6 Vgs=-0,9 Vgs=-1,2 Vgs=-1,5 Vds Ids(A)

El inversor CMOS: comportamiento estático El inversor CMOS
Curva de transferencia de tensión El inversor CMOS: comportamiento estático El inversor CMOS

Curva de transferencia de tensión El inversor CMOS: comportamiento estático La naturaleza y la forma de la característica de transferencia de tensión de un inversor puede deducirse gráficamente superponiendo las características de corriente de los dispositivos nMOS y pMOS. Dicha construcción gráfica se denomina “diagrama de línea de carga” Su construcción requiere transformar las curvas I-V de los dispositivos nMOS y pMOS a un mismo conjunto de coordenadas.

Curva de transferencia de tensión El inversor CMOS: comportamiento estático V in out C L DD IDSp=-IDSn VGSn=Vin VGSp=Vin-VDD VDSn=Vout VDSp=Vout-VDD Vin=Vdd+VGSp IDn=-IDp Vout=Vdd+VDSp

Curva de transferencia de tensión El inversor CMOS: comportamiento estático V in out C L DD IDSp=-IDSn VGSn=Vin VGSp=Vin-VDD VDSn=Vout VDSp=Vout-VDD Vin=Vdd+VGSp IDn=-IDp Vout=Vdd+VDSp V DSp I Dp GSp =-2.5 =-1

Curva de transferencia de tensión El inversor CMOS: comportamiento estático V in out C L DD IDSp=-IDSn VGSn=Vin VGSp=Vin-VDD VDSn=Vout VDSp=Vout-VDD Vin=Vdd+VGSp IDn=-IDp Vout=Vdd+VDSp V DSp I Dn in =0 =1.5

Curva de transferencia de tensión El inversor CMOS: comportamiento estático V in out C L DD IDSp=-IDSn VGSn=Vin VGSp=Vin-VDD VDSn=Vout VDSp=Vout-VDD Vin=Vdd+VGSp IDn=-IDp Vout=Vdd+VDSp V out I Dn in =0 =1.5

Curva de transferencia de tensión El inversor CMOS: comportamiento estático I Dn V out in = 2.5 = 2 = 1.5 = 0 = 0.5 = 1 NMOS PMOS

Curva de transferencia de tensión El inversor CMOS: comportamiento estático nMOS corte pMOS lineal nMOS saturación pMOS lineal nMOS lineal pMOS saturación nMOS lineal pMOS corte

Curva de transferencia de tensión El inversor CMOS: comportamiento estático V out R p DD C L nMOS corte pMOS lineal nMOS saturación pMOS lineal nMOS saturación pMOS saturación nMOS lineal pMOS saturación nMOS lineal pMOS corte

Curva de transferencia de tensión El inversor CMOS: comportamiento estático V out R n DD C L nMOS corte pMOS lineal nMOS saturación pMOS lineal nMOS saturación pMOS saturación nMOS lineal pMOS saturación nMOS lineal pMOS corte

Region nMOS pMOS El inversor CMOS: comportamiento estático A Corte
Curva de transferencia de tensión El inversor CMOS: comportamiento estático Region nMOS pMOS A Corte Lineal B Saturación C D E

Curva de transferencia de tensión El inversor CMOS: comportamiento estático Region nMOS pMOS A Corte Lineal B Saturación C D E Electrónica digital

Curva de transferencia de tensión El inversor CMOS: comportamiento estático Region nMOS pMOS A Corte Lineal B Saturación C D E Electrónica analógica

Umbral de conmutación El inversor CMOS: comportamiento estático nMOS corte pMOS lineal nMOS saturación pMOS lineal nMOS saturación pMOS saturación VM=umbral de conmutación nMOS lineal pMOS saturación nMOS lineal pMOS corte

Umbral de conmutación El inversor CMOS: comportamiento estático VM=VDD/2 si IDP=IDN nMOS corte pMOS lineal Márgenes de ruido similares Características simétricas Relación de aspecto aprox. 3 nMOS saturación pMOS lineal nMOS saturación pMOS saturación VM=umbral de conmutación nMOS lineal pMOS saturación nMOS lineal pMOS corte

Umbral de conmutación El inversor CMOS: comportamiento estático

Margen de ruido El inversor CMOS: comportamiento estático Característica de salida Rango lógico alto bajo Región Intermedia Característica de entrada Rango lógico alto bajo Región Intermedia VDD VOH VOL VIH VIL GND

Margen de ruido El inversor CMOS: comportamiento estático Característica de salida Característica de entrada VDD Rango lógico alto VOH Rango lógico alto NMH VIH Región Intermedia Región Intermedia VIL NML Rango lógico bajo Rango lógico bajo VOL GND

Margen de ruido El inversor CMOS: comportamiento estático Ejemplo: un margen de ruido de 0.4V es bueno en un proceso con una fuente de alimentación de 1.8V, pero malo si ésta es de 5V.

Características dinámicas del inversor CMOS
Como vimos anteriormente, el retardo de propagación del inversor CMOS está determinado por el tiempo necesario para cargar y descargar el condensador de carga CL a través de los transistores PMOS y CMOS respectivamente Resulta crucial hacer que CL sea lo más pequeño posible para implementar circuitos CMOS de alta velocidad. x d L policilicio Fuente n + Drenador W SiO2 t ox n + L n +

Vamos a suponer que todas las capacidades existentes están agregadas en un único condensador CL conectado entre Vout y GND

Vamos a suponer que todas las capacidades existentes están agregadas en un único condensador CL conectado entre Vout y GND Capacitancia puerta-drenador, Cgd12

Vamos a suponer que todas las capacidades existentes están agregadas en un único condensador CL conectado entre Vout y GND Capacitancias de difusión, Cdb1, Cdb2

Vamos a suponer que todas las capacidades existentes están agregadas en un único condensador CL conectado entre Vout y GND Capacitancias de las pistas, Cw

Vamos a suponer que todas las capacidades existentes están agregadas en un único condensador CL conectado entre Vout y GND Capacitancias de puerta de fan-out, Cg3 y Cg4

DD PMOS 1.2 m m =2l Out In Metal1 Polysilicon NMOS GND

Retardo de propagación: análisis de primer orden Características dinámicas del inversor CMOS Tp=f(Req, CL) TpHL=Ln(2)ReqnCL=0.69ReqnCL TpLH=Ln(2)ReqpCL=0.69ReqpCL Tp=(tpHL+tpLH)/2= 0.69CL(Reqn+Reqp)/2 ¿Cómo hacer para que los retardos de propagación de subida y bajada sean similares?

Retardo de propagación: análisis de primer orden Características dinámicas del inversor CMOS TpHL=Ln(2)ReqnCL=0.69ReqnCL TpLH=Ln(2)ReqpCL=0.69ReqpCL Resistencia equivalente (W/L=1) de un nMOS y pMOS en 0.25 µm

Retardo de propagación: análisis de primer orden Características dinámicas del inversor CMOS Normalmente se elige una tensión de alimentación lo suficientemente alta como para que VDD>>Vtn+VDSATn/2. En estas condiciones:

Retardo de propagación: análisis de primer orden Características dinámicas del inversor CMOS

Retardo de propagación: análisis de primer orden Características dinámicas del inversor CMOS Técnicas de diseño:  Reducir CL Capacitancia interna de difusión, capacidad de interconexión, fan-out Layout cuidadoso ayuda a reducir las dos primeras Intentar mantener las áreas de difusión lo más pequeñas posible  Incrementar la relación W/L de los transistores Es la herramienta más eficiente para optimizar prestaciones Ojo!!!!. También se puede aumentar el área de difusión y por lo tanto CL.  Incrementar VDD A costa de aumentar el consumo de potencia Debe evitarse aumentar VDD por encima de un determinado valor a partir del cual la mejora es mínima.

Retardo de propagación desde una perspectiva de diseño Características dinámicas del inversor CMOS A partir de las expresiones de retardo que hemos determinado, pueden deducirse algunas consideraciones y compromisos de diseño bastante interesantes: Relación nMOS-pMOS Determinación del tamaño de los inversores para obtener las mayores prestaciones Determinación del tamaño de una cadena de inversores Selección del número correcto de etapas de una cadena de inversores Tiempo de subida-bajada de la señal de entrada Retardo en presencia de pistas (largas) de interconexión Ver sección de “Circuitos Integrados Digitales”, J.M. Rabaey

Retardo de propagación desde una perspectiva de diseño Características dinámicas del inversor CMOS A partir de las expresiones de retardo que hemos determinado, pueden deducirse algunas consideraciones y compromisos de diseño bastante interesantes: Relación nMOS-pMOS Determinación del tamaño de los inversores para obtener las mayores prestaciones Determinación del tamaño de una cadena de inversores Selección del número correcto de etapas de una cadena de inversores Tiempo de subida-bajada de la señal de entrada Retardo en presencia de pistas (largas) de interconexión

Retardo de propagación desde una perspectiva de diseño Características dinámicas del inversor CMOS Una relación de aspectos en torno a un valor de 3 produce una curva de transferencia simétrica e iguala los retardos de propagación tpLH y tpHL. Esto no implica que esa relación sea también la que proporciona el menor retardo de propagación global. Si nuestra preocupación no son la simetría y los márgenes de ruido, resulta posible hacer que el inversor sea más rápido reduciendo la anchura del dispositivo pMOS.

Retardo de propagación desde una perspectiva de diseño Características dinámicas del inversor CMOS 2.5 produce tpHL=tpLH tpLH 2 produce tp mínimo tpHL con tp Si Cw<<< 

Potencia media sobre el
Consumo de potencia Características dinámicas del inversor CMOS Las puertas estáticas CMOS son muy eficientes a nivel de consumos de potencia porque no disipan prácticamente potencia mientras no están operando. Durante mucho tiempo en la historia del diseño CMOS, la potencia era una consideración de segundo orden frente a velocidad y área. Conforme el número de transistores integrados en un chip, y las frecuencias de funcionamiento han ido aumentando, el consumo se ha convertido en una característica clave en el diseño de circuitos integrados digitales. Algunas definiciones: Energía consumida durante el intervalo T Potencia media sobre el intervalo T Potencia instantánea

Consumo de potencia Características dinámicas del inversor CMOS La disipación de potencia en circuitos CMOS se debe a dos componentes: Disipación estática: debida principalmente a las corrientes sub-umbrales de los transistores y a las corrientes de puerta. Este consumo de hace más evidente con la aparición de los nuevos procesos tecnológicos. Disipación dinámica: debida a la carga y descarga de las capacidades de carga y a las corrientes de camino directo en el instante en que ambos transistores están en conducción (10% del consumo total del circuito). El primero de ellos viene expresado por: donde  representa el factor de actividad sobre la señal de reloj. ¿Cómo reducir el consumo de potencia?

Consumo de potencia Características dinámicas del inversor CMOS

pMOS nMOS Otras puertas combinacionales La lógica CMOS es inversora
Pull-up: Hacer esta conexión cuando queramos F(A1…An)=1 pull-up pMOS nMOS Pull-down: Hacer esta conexión cuando queramos F(A1…An)=0 pull-down

Otras puertas combinacionales
¿Qué significa lógica complementaria? Que el pull-up está ON cuando el pull-down está OFF y viceversa. La C de CMOS viene de “complementaria” Pull-up Pull-down F(A1, A2…An) ON OFF “1” “0” X Sin conexión

¿Qué significa lógica complementaria? Que el pull-up está ON cuando el pull-down está OFF y viceversa. La C de CMOS viene de “complementaria” Pull-up Pull-down F(A1, A2…An) ON OFF “1” “0” X Sin conexión Cuando la salida está desconectada, “recuerda” el estado anterior al menos durante cierto tiempo, el cual está almacenado en la capacidad de la salida. Las corrientes de fuga son las culpables de que este valor almacenado se pierda con el tiempo (por eso las DRAM tiene que refrescarse cada cierto tiempo) La “no conexión” también puede utilizarse para crear nodos de alta impedancia

Pull-down Etapa nMOS Pull-up Etapa pMOS Conduce cuando VGS es alto VGS es bajo

Pull-down Etapa nMOS Pull-up Etapa pMOS Conduce cuando A es alto y B es alto AB A es bajo o B es bajo A+B=AB

Pull-down Etapa nMOS Pull-up Etapa pMOS Conduce cuando A es alto o B es alto A+B A es bajo y B es bajo AB=A+B

Ejemplo: puerta NAND de 2 entradas
Otras puertas combinacionales Ejemplo: puerta NAND de 2 entradas

F=AB Otras puertas combinacionales Paso 1:
Desarrollar el bloque tipo N A 1 B 1 1 1 1

F=AB Otras puertas combinacionales Paso 2:
Desarrollar el bloque tipo P A 1 B 1 1

F=AB Otras puertas combinacionales Paso 3: Unir bloque N y bloque P A
1 B 1 1

Algunas condiciones de diseño Ambas puertas lógicas pueden extenderse a más entradas (mayor fan-in) pero no debemos pasar de un fan-in mayor a 4 Las puertas NAND son mucho más eficientes que las NOR Puerta NOR pseudo-nMOS Se utilizan para construir puertas NOR de alto fan-in a costa de un mayor aumento en el consumo de potencia

Metodología en el diseño de puertas CMOS Dibujar la red pull-down que realice la función deseada, por ejemplo, F=A·(B+C)

Metodología en el diseño de puertas CMOS 2. Reemplazar los transistores nMOS por transistores pMOS, las conexiones serie por conexiones paralelo y las conexiones paralelo por conexiones serie.

Metodología en el diseño de puertas CMOS 3. Combinar la red pull-up formada por transistores pMOS con la red pull-down formada por transistores nMOS

Otro ejemplo

F=A·B+C·D

Otro ejemplo más

F=A·(B+C)

Ejercicio

Averiguar qué función se realiza con el siguiente layout

El layout simbólico facilita la tarea de diseño de circuitos sencillos y tiene como propiedades más importantes: el no contener dimensiones el representar posiciones relativas de los transistores la facilidad para, a partir de los mismos, generar layouts de forma automática In Out V DD GND A Out V DD GND B Inversor NAND-2

Ejemplo: C(A+B)

X C A B VDD GND A B C X VDD GND F=C(A+B)

Algunas de las propiedades estáticas de las puertas CMOS complementarias son: Heredan todas las propiedades del inversor CMOS básico Presentan una excursión lógica de rail a rail No presentan disipación de potencia estática La característica de transferencia de tensión continua y los márgenes de ruido es más complicado ya que dependen de los patrones de entrada de datos aplicados a la puerta El retardo de propagación también depende de los patrones de entrada

Al igual que en el caso del inversor, cada transistor se modela como una resistencia en serie con un interruptor ideal. La resistencia depende del valor de VDD y de la relación anchura-longitud del ttor. CL B Rn A Rp Cint En una primera aproximación ignoramos el efecto de la capacitancia interna, Cint

Podemos encontrarnos con dos escenarios que dan como resultado una transición LH en la salida: Ambas entradas a nivel bajo. CL B Rn A Rp Cint tpLH=0.69(Rp/2)CL Sólo una entrada a nivel bajo. tpLH=0.69RpCL tpHL=0.69(2Rn)CL Si las dos entradas están a nivel alto. Conclusión: Para que la NAND tenga el mismo tpHL que el inversor, los dispositivos nMOS deberán ser el doble de anchos, de forma que la Req sea la misma que para el caso del inversor. Los dispositivos pMOS pueden quedarse con las mismas dimensiones.

El retardo no sólo depende de la estructura de la puerta lógica, sino también de los patrones de entrada: A=B=10 A=1, B=10 Voltage [V] A=1 0, B=1 time [ps]

Input Data Pattern Delay (psec) A=B=01 67 A=1, B=01 64 A= 01, B=1 61 A=B=10 45 A=1, B=10 80 A= 10, B=1 81 A=B=10 A=1, B=10 A=1 0, B=1 NMOS = 0.5m/0.25 m PMOS = 0.75m/0.25 m CL = 100 fF time [ps]

Para el caso de una NOR el estudio es similar al de la NAND: Ambas entradas a nivel alto B Rp A Rn CL Cint tpHL=0.69(Rn/2)CL El pero caso de tpHL sería cuando sólo una entrada estuviera a nivel alto: tpHL=0.69RnCL Si las dos entradas están a nivel bajo: tpLH=0.69(2  Rn)CL Conclusión: Para que la NOR tenga el mismo tpLH que el inversor, los dispositivos pMOS deberán ser el doble de anchos, de forma que la Req sea la misma que para el caso del inversor. Los dispositivos nMOS pueden quedarse con las mismas dimensiones.

Para el caso de una NOR el estudio es similar al de la NAND: Ambas entradas a nivel alto B Rp A Rn CL Cint tpHL=0.69(Rn/2)CL El peor caso de tpHL sería cuando sólo una entrada estuviera a nivel alto: tpHL=0.69RnCL Si las dos entradas están a nivel bajo: tpLH=0.69(2  Rn)CL Conclusión 2: Dado que los dispositivos pMOS tienen una movilidad menor que los dispositivos nMOS, debe evitarse siempre que sea posible conectar pMOS en serie. Es preferible utilizar NAND que utilizar NOR.

Ejercicio

Determinar los tamaños de los transistores de la siguiente puerta lógica para que tengan aproximadamente los mismos valores de tpLH y tpHL que un inversor con nMOS=0.5µm/0.25µm y pMOS=1.5µm/0.25µm OUT = D + A • (B + C)

8 6 4 3 C 8 6 D 4 6 OUT = D + A • (B + C) A 2 D 1 B 2 C 2

Ejemplo

X = C • (A + B)

D A B C D C D A B X = (A+B)•(C+D)

En puertas lógicas más complejas, con un alto fan-in, las capacitancias de los nodos internos pueden llegar a ser significativas. A B C D CL A C3 B El retardo de propagación tpHL vendría dado por: tpHL=0.69·(R1·C1+(R1+R2)·C2 +(R1+R2+R3)·C3+ +(R1+R2+R3+R4)·CL) La resistencia R1 aparece en todos los términos, lo que hace que este dispositivo sea especial- mente importante cuando queramos minimizar retardos. C2 C C1 D

En puertas lógicas más complejas, con un alto fan-in, las capacitancias de los nodos internos pueden llegar a ser significativas. A B C D CL A C3 B C2 C Suponiendo que todos los dispositivos nMOS tienen el mismo tamaño, el retardo tpHL será: tpHL=0.69·RN(C1+2·C2+3·C3+4·CL) C1 D

tpHL tp (psec) tp tpLH fan-in El número de transistores necesarios para implementar una puerta con fan-in N es igual a 2N El retardo de propagación de una puerta CMOS complementaria se deteriora rápidamente con el fan-in Las puertas con fan-in mayor o igual a 4 son muy lentas y deben evitarse

tpNOR2 tpNAND2 tpINV tp (psec) eff. fan-out

Algunas técnicas de diseño para fan-in grande: Tamaño del transistor: La solución más obvia consiste en aumentar el tamaño del transistor, para de esta forma disminuir la resistencia de los transistores en serie y la constante de relajación. Cuidado, esto puede hacer que haya más carga a la salida de la puerta anterior. Aumento progresivo del tamaño de los transistores CL InN MN C3 In3 M1>M2>M3>…>MN M3 C2 In2 M2 C1 In1 M1

Algunas técnicas de diseño para fan-in grande: Tamaño del transistor: La solución más obvia consiste en aumentar el tamaño del transistor, para de esta forma disminuir la resistencia de los transistores en serie y la constante de relajación. Cuidado, esto puede hacer que haya más carga a la salida de la puerta anterior. Aumento progresivo del tamaño de los transistores Reordenación de las entradas C2 C1 In1 In2 In3 M1 M2 M3 CL Camino crítico cargado 1 01 C2 C1 In3 In2 In1 M1 M2 M3 CL Camino crítico 1 01 cargado descargado

Algunas técnicas de diseño para fan-in grande: Tamaño del transistor: La solución más obvia consiste en aumentar el tamaño del transistor, para de esta forma disminuir la resistencia de los transistores en serie y la constante de relajación. Cuidado, esto puede hacer que haya más carga a la salida de la puerta anterior. Aumento progresivo del tamaño de los transistores Reordenación de las entradas Reestructuración lógica

Ejercicio

Puertas OR y AND A A 1 1 B B 1 1 1 1 1 1 Puertas XOR y XNOR A A 1 1 B B 1 1 1 1 1 1

Lógica relativa La lógica relativa es un intento de reducir el número de transistores necesarios para implementar una determinada función lógica. Desventajas: menor robustez y mayor disipación de potencia En la lógica relativa, el pull-up se reemplaza por un único dispositivo de carga no condicional, que lleva la salida a un nivel alto. in1 in2 in3 out Pull-down carga VDD in1 in2 in3 out Pull-down Carga pMOS VDD Pseudo-nMOS

Lógica pseudo-nMOS Lógica relativa VOH es VDD, ya que los dispositivos de pull-down no conducen cuando la salida pasa a nivel alto. Sin embargo, la tensión nominal de salida para el nivel bajo no es 0, ya que existe un “conflicto” entre los dispositivos de PDN y el dispositivo de carga pMOS conectado a tierra. Esto da lugar a márgenes de ruido reducidos y a disipación de potencia estática. in1 in2 in3 out Pull-down Carga pMOS VDD Pseudo-nMOS

Lógica relativa Inversor (W/L)nMOS=0.5/0.25 Lógica pseudo-nMOS V [V]
0.0 0.5 1.0 1.5 2.0 2.5 3.0 V in [V] o u t W/L p = 4 = 2 = 1 = 0.25 = 0.5 Inversor (W/L)nMOS=0.5/0.25

Lógica pseudo-nMOS Lógica relativa Pseudo-nMOS NAND

Lógica DCVSL Lógica relativa Es posible el uso de cargas mejores, que permitan eliminar las corrientes estáticas que se producen cuando las entradas están a nivel alto y que proporcionen una excursión lógica de raíl a raíl. Se basan en lógica diferencial + realimentación positiva. Se basa en que se proporciona cada entrada en formato complementario, generando a su vez salidas complementarias Asegura que el dispositivo de carga se ponga al corte cuando no sea necesario

Lógica relativa Si PDN1 conduce, PDN2 no conduce
Lógica DCVSL Lógica relativa V V DD DD M1 M2 Out Out A Si PDN1 conduce, PDN2 no conduce A PDN1 PDN2 B B V V SS SS DCVSL: Differential Cascode Voltage Switch Logic Lógica de Conmutación de Tensión Diferencial en Cascodo

Lógica DCVSL Lógica relativa XOR-XNOR en DCVSL

Lógica relativa A B A,B A , B Volt. AB AB A A B B XOR-XNOR en DCVSL
Lógica DCVSL Lógica relativa 0.2 0.4 0.6 0.8 1.0 -0.5 0.5 1.5 2.5 Time [ns] A B A,B A , B Volt. 1/0.25 0.5/0.25 1.5/0.25 AB AB A A B B XOR-XNOR en DCVSL

Lógica de transistor de paso
Se trata de una alternativa ampliamente utilizada y muy popular en tecnología CMOS complementaria. Reduce el número de transistores necesarios para implementar circuitos lógicos, permitiendo que las entradas principales exciten tanto a los terminales de puerta como a los terminales fuente y drenador. Función AND

Desafortunadamente, un dispositivo nMOS es efectivo dejando pasar un 0, pero no lo es poniendo un nodo a VDD. La salida sólo se carga a VDD-VTn. 0.5 1 1.5 2 0.0 1.0 2.0 3.0 Time [ns] V o l t a g e [V] x Out In

Transistor de paso diferencial Lógica de transistor de paso En el diseño de altas prestaciones se emplea habitualmente una familia lógica de transistores de paso diferencial denominada CPL o DPL. La idea básica consiste en aceptar entradas verdaderas y complementarias y generar salidas verdaderas y complementarias. Dado que los circuitos son diferenciales, las salidas y entradas de datos complementarias siempre están disponibles. Algunas puertas complejas (puertas XOR, sumadores…) pueden implementarse de forma eficiente con un pequeño número de transistores. CPL es una puerta estática, ya que los nodos que definen la salida siempre están conectados a VDD o a GND a través de un camino de baja resistencia. El diseño es muy modular y todas las puertas utilizan exactamente la misma topología, sólo conmutan las entradas.

Transistor de paso diferencial Lógica de transistor de paso A A’ B’ B red de transistor de paso F de paso inversa F’

Si C=0, hay un circuito abierto entre A y B
Puerta de transmisión Lógica de transistor de paso La solución más ampliamente utilizada para resolver los problemas de caída de tensión consiste en el uso de puertas de transmisión. Esta técnica se basa en las propiedades complementarias de los transistores nMOS y pMOS. Los dispositivos nMOS dejan pasar bien un 0 pero no tan bien un 1 Los dispositivos pMOS dejan pasar bien un 1 pero no tan bien un 0 A B C Si C=1, A=B Si C=0, hay un circuito abierto entre A y B

Ejemplo: Multiplexor 2:1 Lógica de transistor de paso
Puerta de transmisión Lógica de transistor de paso Ejemplo: Multiplexor 2:1

Puerta de transmisión Lógica de transistor de paso Multiplexor con TG F=(AS+BS) Si S=1  F=A Si S=0  F=B

Puerta de transmisión Lógica de transistor de paso GND VDD In1 In2 S Multiplexor con TG F=(AS+BS) Si S=1  F=A Si S=0  F=B

Puerta de transmisión Lógica de transistor de paso Ejemplo: Puerta XOR

Puerta de transmisión Lógica de transistor de paso Si B=1, M1/M2 se comporta como un inversor y F=BA A B F M1 M2 M3/M4 Si B=0, M1/M2 no conducen y la TG sí lo hace, así que F=BA

Diseño CMOS dinámico La lógica dinámica proporciona unos resultados similares a la pseudo- nMOS a la vez que evita el consumo de potencia estática. Se basa en el almacenamiento de carga en un determinado nodo del circuito. Consta de una etapa de precarga y de otra de evaluación, ambas controladas por una señal de reloj. In1 In2 PDN In3 Me Mp Clk Out CL Precarga: CLK=0 Evaluación: CLK=1

Diseño CMOS dinámico La lógica dinámica proporciona unos resultados similares a la pseudo- nMOS a la vez que evita el consumo de potencia estática. Se basa en el almacenamiento de carga en un determinado nodo del circuito. Consta de una etapa de precarga y de otra de evaluación, ambas controladas por una señal de reloj. In1 In2 PDN In3 Me Mp Clk Out CL Precarga: CLK=0 Evaluación: CLK=1 ON 1 OFF

Diseño CMOS dinámico La lógica dinámica proporciona unos resultados similares a la pseudo- nMOS a la vez que evita el consumo de potencia estática. Se basa en el almacenamiento de carga en un determinado nodo del circuito. Consta de una etapa de precarga y de otra de evaluación, ambas controladas por una señal de reloj. In1 In2 PDN In3 Me Mp Clk Out CL Precarga: CLK=0 Evaluación: CLK=1 OFF 1 o 0 ? ON

Diseño CMOS dinámico Ejemplo

PRECARGA (clk=0) EVALUACIÓN (clk=1) F=((AB)+C) Diseño CMOS dinámico
Out Clk A B C Mp Me off on 1 PRECARGA (clk=0) ((AB)+C) EVALUACIÓN (clk=1) off on F=((AB)+C)

Diseño CMOS dinámico Propiedades de lógica dinámica:
La función lógica se implementa en la red de pull-down con nMOS y sigue las directrices de la tecnología CMOS estática El número de transistores es sustancialmente menor (N+2) que para el caso de lógica estática (2N) Se trata de una lógica no relativa Sólo consume potencia dinámica Tiene velocidades de conmutación más altas que para lógica estática La excursión lógica es de rail a raíl Tiene peor margen de ruido que la lógica estática Es posible construir la puerta dual

Diseño CMOS dinámico Desventajas de la lógica dinámica:
Fugas de corriente Necesidad de señales complementarias Necesidad de señal de reloj (consumo de potencia) No se pueden conectar directamente en cascada puertas dinámicas y se pierde margen de ruido V t Clk Out1 In Mp Me Out2 Clk In Out1 VTn Out2 V

Diseño CMOS dinámico Out2 Out1 In Clk
Mp Me Out2 Se garantiza el funcionamiento correcto siempre que las entradas sólo puedan realizar una única transición 01 durante el periodo de evaluación: hay dos posibles soluciones circuitales El problema surge porque las salidas de cada puerta, y por tanto las entradas de las etapas siguientes, se precargan a 1. Esto puede dar lugar a una descarga accidental al principio de la etapa de evaluación. Solución: poner todas las entradas a cero durante la precarga, de forma que no se produzca ninguna descarga accidental de los condensadores de almacenamiento durante el periodo de evaluación.

Lógica dominó Diseño CMOS dinámico Durante la precarga, la salida de la puerta dinámica se coloca a 1 y la entrada a la siguiente puerta a 0. Durante la evaluación, la puerta dinámica se descarga condicionalmente y la salida del inversor realiza la transición 01 condicional. Si se supone que todas las entradas de una puerta dominó son salidas de otra puerta dominó, estará garantizado que todas las entradas se pongan a cero al final de la precarga y que las únicas transiciones en la evaluación sean 01 Clk Mp Clk Mp Out1 Out2 In1 In4 PDN In2 PDN In5 In3 Clk Me Clk Me

Lógica dominó Diseño CMOS dinámico La lógica CMOS sólo permite implementar lógica no inversora. Aunque hay formas de resolver esto, complicando el diseño, se trata de una restricción importante y es raro, como consecuencia, que se utilice un diseño dominó puro. Dado que las entradas a una puerta de tipo dominó están a nivel bajo durante la precarga, resulta tentador eliminar el transistor de evaluación, ya que esto reduce la carga de la señal de reloj. Sin embargo, esto puede producir un aumento de la disipación de potencia si el pull-down está en conducción, además de ampliar el ciclo de precarga.

CMOS np Diseño CMOS dinámico CMOS np proporciona un método alternativo a la conexión en cascada de lógica dinámica utilizando dos versiones de lógica dinámica (árbol de tipo n y árbol de tipo p), evitando introducir el inversor de la lógica dominó. Se soluciona el problema de la conexión en cascada de la lógica dominó. Clk Me Clk Mp Out1 pMOS nMOS In4 PUN In1 In5 In2 PDN In3 Out2 (a PDN) Clk Mp Clk Me

Conclusiones Cada uno de los estilos de circuito tiene sus ventajas e inconvenientes. El estilo que se seleccione dependerá de los requisitos que solicitemos. Lógica estática: Robusta en presencia de ruido Fácil de implementar Puertas complejas para alto fan-in (2N) Lógica pseudo-dinámica: Menor número de transistores (N+1) Menor margen de ruido Mayor rapidez y sencillez Mayor consumo de potencia Lógica transistor de paso: Atractiva para ciertas funciones lógicas (multiplexores, XOR…) Lógica dinámica: Fácil realización de puertas complejas y rápidas Problemas con las fugas de corriente

circuitos vlsi TEMA 3. LÓGICA COMBINACIONAL Dr. José Fco. López

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