Circuitos vlsi TEMA 7. ESTRUCTURAS DE MATRIZ Y MEMORIA Dr. José Fco. López Desp. 307, Pab. A lopez@iuma.ulpgc.es

Índice Introducción Clasificación de las memorias Arquitecturas de memoria y componentes básicos El núcleo de la memoria Memorias de sólo lectura (ROM) Memorias de lectura-escritura (RAM) Circuitos periféricos de la memoria Decodificadores de dirección Amplificadores de detección Referencias de tensión Excitadores/búferes Temporización y control Disipación de potencia en las memorias Matriz Lógica Programable (PLA)

Introducción Si bien las memorias semiconductoras están basadas en los mismos mecanismos de realimentación positiva o de almacenamiento capa- citivo, el uso de una celda de registro como modo de almacenar datos de forma masiva conduce a un excesivo consumo de área. Las celdas de memoria se combinan en grandes matrices, lo que minimiza el gasto adicional de recursos debido a la circuitería periférica e incrementa la densidad de almacenamiento Debido al enorme tamaño y a la complejidad de estas estructuras de matriz, aparecen diversos problemas de diseño, algunos de los cuales se estudiarán en este capítulo.

Clasificación de las memorias Introducción El tipo de unidad de memoria preferible para una aplicación dada está en función del tamaño de memoria requerido, del tiempo necesario para acceder a los datos almacenados, de los patrones de acceso, de la aplicación y de los requisitos del sistema. Tamaño Los diseñadores de circuitos definen el tamaño en función de bits (número de celdas individuales necesarias para almacenar los datos Los diseñadores de chips lo expresan en bytes (grupos de 8 o 9 bits) o en un múltiplo apropiado (Kbyte, Mbyte, Gbyte, Tbyte) Los diseñadores de sistemas prefieren indicar los requisitos de almacenamiento en términos de palabra, las cuales representan una entidad básica de procesamiento (por ejemplo, un grupo de 32 bits representa una palabra en una computadora que opere sobre datos de 32 bits).

Introducción Parámetros de temporización Clasificación de las memorias Ciclo de lectura LECTURA acceso lectura acceso lectura Ciclo de escritura ESCRITURA Datos válidos acceso escritura DATOS Datos escritos

Introducción Parámetros de temporización Clasificación de las memorias Ciclo de lectura LECTURA acceso lectura acceso lectura Ciclo de escritura ESCRITURA Datos válidos acceso escritura DATOS Tiempo de acceso de lectura: Es el retardo existente entre la solicitud de lectura y el momento en que los datos están disponibles a la salida Datos escritos

Introducción Parámetros de temporización Clasificación de las memorias Ciclo de lectura LECTURA acceso lectura acceso lectura Ciclo de escritura ESCRITURA Datos válidos acceso escritura DATOS Tiempo de acceso de escritura: Tiempo transcurrido entre una solicitud de escritura y la grabación final de los datos de entrada en la memoria Datos escritos

Introducción Parámetros de temporización Clasificación de las memorias Ciclo de lectura LECTURA acceso lectura acceso lectura Ciclo de escritura ESCRITURA Datos válidos acceso escritura DATOS Tiempo de ciclo: Tiempo mínimo requerido entre lecturas o escrituras consecuti- vas. Este tiempo es normalmente mayor que el de acceso y no tienen por qué coincidir el de lectura con el de escritura. Datos escritos

Clasificación de las memorias Introducción Función Memorias de sólo lectura (ROM): codifican la información como parte de la topología del circuito (añadiendo/eliminando transistores). Los datos no pueden modificarse. Son memorias no volátiles (la desconexión de la tensión no produce pérdida de datos almacenados). Memoria de lectura y escritura (RWM): Tienen tiempos de acceso simi- lares y son las memorias más flexibles. Los datos se almacenan en biestables o en forma de carga de un condensador. Pueden ser estáti- cas o dinámicas (retienen datos mientras se aplica tensión o necesitan de un refresco periódico). Son memorias volátiles (los datos se pierden cuando se desconecta la tensión de alimentación). Módulos de memoria: son no volátiles y a pesar de ello ofrecen funcio- nalidad tanto de lectura como de escritura. Se les denomina memorias no volátiles de lectura-escritura (NVRWM), y pueden ser EPROM (erasable programmable read-only memory), E2PROM (electrically erasable programmable read-only memory) y memorias flash.

Introducción Patrón de acceso Clasificación de las memorias Introducción Patrón de acceso Este tipo de clasificación se basa en el orden en el que se puede acceder a los datos: Acceso aleatorio Memorias serie (FIFO, LIFO, registro de almacenamiento, CAM). Uno de los ejemplos más típico de este tipo son las memorias de vídeo, en el que los datos se adquieren y proporcionan como salida en serie, por lo que no se necesita de un acceso aleatorio. RWM NVRWM ROM Acceso aleatorio Acceso no aleatorio EPROM E2PROM FLASH Programable por máscara (PROM) SRAM DRAM FIFO LIFO Registro de desplazamiento CAM

Introducción Arquitectura de entrada/salida Clasificación de las memorias Introducción Arquitectura de entrada/salida Se basa en el número de puertos de entrada y salida de datos: Un solo puerto compartido entre la entrada y la salida Memorias multipuerto (mayor ancho de banda). La inclusión de puertos adicionales tiende a complicar el diseño de la celda de almacenamiento. Aplicación Antes del comienzo de siglo, la mayoría de las memorias de gran ta- maño estaban encapsuladas como circuitos integrados independientes. Cada vez hay un mayor porcentaje de memorias que se integran en el mismo dado que las funciones lógicas (memorias embebidas) Cuando se necesitan cantidades masivas de almacenamiento, las memorias semiconductoras suelen ser demasiado caras y debe usarse otra tecnología más económica como los discos magnéticos u ópticos. Estas memorias tienden a ser más lentas.

Arquitecturas de memorias y componentes básicos Introducción A la hora de implementar una memoria de N palabras en la que cada palabra tiene M bits de anchura, una primera estructura consiste en dis- poner las sucesivas palabras de memoria en forma lineal. Se selecciona una palabra cada vez para lectura o escritura con la ayuda de un bit de selección (S0 a SN-1), asumiendo que tratemos con una memoria de un único puerto. Aparecen problemas cuando se intenta usar este enfoque para memorias mayores (p. ejemplo, memoria de un millón de pala- bras, 220=1.048.579) Word 0 Word 1 Word 2 Word N 2 1 Celda de almacenamiento M bits S Entrada/Salida ( bits) N palabras

Arquitecturas de memorias y componentes básicos Introducción El problema se soluciona introduciendo un decodificador de palabras. Se selecciona una palabra de memoria proporcionando una palabra de dirección con codificación binaria (A0 a Ak-1). El decodificador activa una única línea de palabra. M bits A 1 K - Word 0 Word 1 Word 2 Word N 2 Celda de almacenamiento S Entrada-Salida ( bits) K=log2N El decodificador se diseña de forma que sus dimensiones están adaptadas al tama- ño de la celda de almacenamiento y las conexiones entre los dos bloques no con- sumen prácticamente área adicional. Un posible problema se puede deber a la relación de aspecto de la memoria (p.ej. para una memoria de 1 millón de palabras de 8 bits cada una, la relación de aspecto puede estar en torno a 128.000, que es 220/23), suponiendo que la celda de alma- cenamiento fuera cuadrada.

Arquitecturas de memorias y componentes básicos Introducción Solución: En una misma fila se almacenan múltiples palabras, de entre las cuales se selecciona una por medio de un decodificador de columnas Amplify swing to rail-to-rail amplitude Selects appropriate word Línea de palabra Línea de bit Esta arquitectura fun- ciona bien para memo- rias de hasta 64kbits

Arquitecturas de memorias y componentes básicos Introducción El área ocupada por un gran módulo de memoria está dominada por el tamaño del núcleo de la memoria. Por lo tanto, resulta crucial mantener lo más pequeño posible el tamaño de la celda básica de almacenamiento, aún a costa de sacrificar algunas otras propiedades (margen de ruido, recorrido lógico de tensión, fan-out, velocidad…) Estas propiedades deberán recuperarse con la ayuda de una serie de circuitos periféricos antes de producirse la interfaz con el exterior o con la circuitería circundante. Ejemplo: resulta común reducir el recorrido de tensión en las líneas de bit empleando un valor sustancialmente menor que la tensión de alimentación. De esta forma reducimos el retardo y también el con- sumo de potencia.

Arquitecturas de memorias y componentes básicos Introducción Para memorias mayores se añade una dimensión adicional al espacio de las dimensiones. Ventajas: Menor cableado Ahorro de potencia

Introducción Divided word line (DWL) structure Arquitecturas de memorias y componentes básicos Introducción Divided word line (DWL) structure Yoshimoto et al, IEEE Journal of Solid State Circuits, Oct. 1983.

Introducción Hierarchical Word Decoding (HWD) architecture Arquitecturas de memorias y componentes básicos Introducción Hierarchical Word Decoding (HWD) architecture Hirose et al, IEEE Journal of Solid State Circuits, Oct. 1990.

Introducción Arquitecturas de memorias y componentes básicos Hirose et al, IEEE Journal of Solid State Circuits, Oct. 1990.

Memorias de Sólo Lectura (ROM) El núcleo de la memoria Aplicaciones: programas para procesadores con aplicaciones fijas, como los incorporados a las lavadoras, calculadoras, videoconsolas… BL BL VDD WL WL 1 BL BL WL WL Diode ROM MOS ROM 1

El núcleo de la memoria Memorias de Sólo Lectura (ROM) BL [0] BL [1] [2] BL [3] WL [0] V DD WL [1] WL [2] V DD WL [3] V bias Pull-down loads

Memorias de Sólo Lectura (ROM) El núcleo de la memoria Aplicaciones: programas para procesadores con aplicaciones fijas, como los incorporados a las lavadoras, calculadoras, videoconsolas… BL BL BL VDD WL WL WL 1 BL BL BL WL WL WL GND Diode ROM MOS ROM 1 MOS ROM 2

Memorias de Sólo Lectura (ROM) El núcleo de la memoria V DD Pull-up devices WL [0] GND WL [1] WL [2] GND WL [3] BL [0] BL [1] BL [2] BL [3] Una memoria ROM de NM bits puede considerarse como una combinación de M puertas NOR de N entradas (como máximo)

El núcleo de la memoria Algunas consideraciones de diseño Memorias de Sólo Lectura (ROM) El núcleo de la memoria Algunas consideraciones de diseño La memoria se escribe (personaliza) sñadiendo selectivamente transisto- res en los puntos necesarios. Esto se lleva a cabo con la ayuda exclu- siva de la capa de difusión. WL0 GND WL1 WL2 GND WL3

El núcleo de la memoria Algunas consideraciones de diseño Memorias de Sólo Lectura (ROM) El núcleo de la memoria Algunas consideraciones de diseño La memoria se programa mediante la adición de contactos metal- difusión. La presencia de un con- tacto de metal con la línea de bit crea una celda 0, mientras que su ausencia indica una celda 1. Ocupa mayor área que el caso ante- rior pero hay un beneficio ya que se permite programar la memoria en un ciclo “tardío” del proceso, redu- ciendo el tiempo de espera WL0 GND WL1 WL2 GND WL3

El núcleo de la memoria ROM MOS NAND 44 Memorias de Sólo Lectura (ROM) El núcleo de la memoria ROM MOS NAND 44 V DD Pull-up devices BL [0] BL [1] BL [2] BL [3] WL [0] Es necesario que las líneas de selección de palabra operen en modo inverso. WL [1] Ventaja: no hace falta conexión con tensión de alimentación lo cual reduce el tamaño de la celda WL [2] WL [3]

El núcleo de la memoria ROM MOS NAND 44 Memorias de Sólo Lectura (ROM) El núcleo de la memoria ROM MOS NAND 44 WL0 WL1 WL2 WL3

Memorias de Lectura-Escritura (RAM) El núcleo de la memoria El almacenamiento en las memorias RAM se basa en la realimen- tación positiva o en la carga capacitiva (SRAM o DRAM) SRAM Almacena datos mientras se mantenga la alimentación Ocupan mucha área (6 transistores/célula) Son rápidas Son diferenciales DRAM Necesitan circuitería de refresco Son pequeñas (1-3 transistores/célula) Son más lentas Son unipolares

El núcleo de la memoria WL V M M Q Q M M M M BL BL Memorias de Lectura-Escritura (RAM) El núcleo de la memoria WL V DD M M 2 4 Q Q M M 6 5 M M 1 3 BL BL

El núcleo de la memoria 2.5V 1 Operación de lectura WL V M M Q Q M M M Memorias de Lectura-Escritura (RAM) El núcleo de la memoria Operación de lectura WL 1 2.5V V DD M M 2 4 Q Q M M 6 5 M M 1 3 BL BL

El núcleo de la memoria Memorias de Lectura-Escritura (RAM) V M WL BL DD BL M 4 BL Q = Q = 1 M 6 M 5 V M V DD 1 DD V DD C C bit bit

El núcleo de la memoria 1 Operación de escritura WL V M M Q Q M M M M Memorias de Lectura-Escritura (RAM) El núcleo de la memoria Operación de escritura WL 1 V DD M M 2 4 Q Q M M 6 5 M M 1 3 BL BL

El núcleo de la memoria Memorias de Lectura-Escritura (RAM) BL = 1 Q M Q M 4 5 6 V DD WL

El núcleo de la memoria Memorias de Lectura-Escritura (RAM) VDD Q GND WL BL M1 M3 M4 M2 M5 M6

El núcleo de la memoria Celda MOS SRAM con carga resistiva Memorias de Lectura-Escritura (RAM) El núcleo de la memoria Celda MOS SRAM con carga resistiva WL V DD R R L L Q Q M M 3 4 BL M M BL 1 2

El núcleo de la memoria Memorias de Lectura-Escritura (RAM) CMOS complementaria Carga resistiva Num. transistores 6 4 Tamaño celda 58.2 m2 40.8 m2 Corriente en reposo 10-15A 10-12A

El núcleo de la memoria Memoria de acceso aleatorio dinámica (DRAM) Memorias de Lectura-Escritura (RAM) El núcleo de la memoria Memoria de acceso aleatorio dinámica (DRAM) WWL BL 1 M X 3 2 C S RWL V DD T D

El núcleo de la memoria Memoria de acceso aleatorio dinámica (DRAM) Memorias de Lectura-Escritura (RAM) El núcleo de la memoria Memoria de acceso aleatorio dinámica (DRAM) BL2 BL1 GND RWL WWL M3 M2 M1

El núcleo de la memoria Memoria de acceso aleatorio dinámica (DRAM) Memorias de Lectura-Escritura (RAM) El núcleo de la memoria Memoria de acceso aleatorio dinámica (DRAM)

Circuitos periféricos de la memoria El diseño de las memorias depende en gran medida de la circuitería periférica para recuperar tanto los niveles deseados de velocidad como la integridad eléctrica. El diseño del núcleo depende en gran medida de consideraciones tecnológicas y cae fuera de la tarea de un diseñador de circuitos, pero es en el diseño de los circuitos periféricos donde un buen dise- ñador puede conseguir una importante diferencia de resultados.

Circuitos periféricos de la memoria Decodificadores de dirección Circuitos periféricos de la memoria El diseño de estos decodificadores tiene un impacto sustancial sobre la velocidad y el consumo de potencia de la memoria: Decodificadores de fila Decodificadores de columna Decodificadores de bloque Estas unidades están estrechamente acopladas al núcleo de memoria y es una obligación que exista una adaptación geométrica entre las dimensiones de celda de los decodificadores y el propio núcleo.

Circuitos periféricos de la memoria Decodificadores de dirección Circuitos periféricos de la memoria Decodificadores de fila Se trata de una colección de 2M puertas lógicas complejas, cada una con M entradas (N)AND Decoder NOR Decoder

Circuitos periféricos de la memoria Decodificadores de dirección Circuitos periféricos de la memoria • • • WL 1 WL A A A A A A A A A A A A A A A A 1 1 1 1 2 3 2 3 2 3 2 3 • • • A A A A A A A A 1 1 3 2 2 3 Decodificador NAND utilizando predecodificadores de dos entradas

Circuitos periféricos de la memoria Decodificadores de dirección Circuitos periféricos de la memoria Decodificador de columna BL 1 2 3 D A A S BL 1 2 3 D

Circuitos periféricos de la memoria Amplificadores de detección Circuitos periféricos de la memoria Los amplificadores de detección juegan un papel fundamental en la funcionalidad , prestaciones y fiabilidad de los circuitos de memoria. realizan las siguientes funciones: Amplificación Reducción del retardo Reducción del consumo Restauración de la señal Los amplificadores de detección son circuitos analógicos por natura- leza y un análisis detallado de los mismos requiere una gran experiencia con circuitos analógicos. pequeña transición s.a. input output

Circuitos periféricos de la memoria Amplificadores de detección Circuitos periféricos de la memoria V DD M M 3 4 y Out bit M M bit 1 2 SE M 5 Amplificador diferencial de detección

con acoplamiento cruzado Amplificadores de detección Circuitos periféricos de la memoria EQ Los inversores CMOS exhiben una alta ganancia cuando se los sitúa en su región de transición BL BL V DD SE SE Latch inversor CMOS con acoplamiento cruzado

Caso de estudio 4 Mbits Tacceso=20 ns VDD=3.3 V Potencia=70 mA @ 40MHz Clock generator CS, WE buffer I/O Y -address X x1/x4 controller Z Predecoder and block selector Bit line load Transfer gate Column decoder Sense amplifier and write driver 4 Mbits Tacceso=20 ns VDD=3.3 V Potencia=70 mA @ 40MHz CMOS 0.6 m 4 polisilicios 2 metales 32 bloques de 1024 filas y 128 columnas Direcciones filas=10 Direcciones col=7 Direcciones bloq=5

Caso de estudio

Caso de estudio Área de celda=19 m2 Block Bit-line select ATD load BEQ Local WL Memory cell Área de celda=19 m2 B / T B / T CD CD CD I / O I/O line I / O Sense amplifier