Circuitos secuenciales B A B C S Circuito combinatorio Circuito secuencial A = 0 S = 0 A = 1 S = 1 A = 0 S = 1 * Elemento de memoria

Salida alta propagandose a través de este inversor Circuitos secuenciales Cadena de inversores 1 1 A B C D E X Salida alta propagandose a través de este inversor Número impar de etapas dan lugar a un oscilador en anillo Forma de onda: A (=X) B C D E Período repetición de la onda ( tp ) Tiempo retardo (td) 1 tp = n * td n = # inversores

Circuitos secuenciales Cadena de inversores Tiempo 1 X X X X X 1 X X X X 1 1 X X X 1 1 X X 1 1 1 X 1 1 1 1 1 1 1 1 1 1 1 1 1 Propagación de la señal a través de la cadena de inversores

Como la cascada de inversores, Con la capacidad de forzar la salida Circuitos secuenciales R S Como la cascada de inversores, Con la capacidad de forzar la salida a 0 (reset) o 1 (set) Compuertas NOR Compuertas NAND R S Q \Q R S Q \Q S R 0 0 0 1 1 1 S R 0 0 0 1 1 1

Como la cascada de inversores, Con la capacidad de forzar la salida Circuitos secuenciales Compuertas NOR R S Como la cascada de inversores, Con la capacidad de forzar la salida a 0 (reset) o 1 (set) R S Q \Q Forma de onda: Reset Mantiene Set Reset Set Carrera Estado prohibido Estado prohibido

Circuitos secuenciales Comportamiento del R-S Latch :diagrama de estados S 1 R 1 Q Mantener 1 Inestable Tabla de verdad Funcionamiento Latch R - S

Circuitos secuenciales Diagrama de estados teórico del Latch R-S

Circuitos secuenciales Comportamiento observado del R-S Latch Dificultades: observar Latch R-S en el estado 1-1 Retorno ambiguo al estado 0-1 o 1-0 Llamado “carrera crítica"

Circuitos secuenciales Circuitos anti rebote Compuertas NAND Compuertas NOR

Circuitos secuenciales Latch sensitivo a nivel : Latch R-S con habilitación Circuitos esquemáticos con compuertas NAND y NOR S R C Salida siguiente X Misma anterior 1 No permitida

Circuitos secuenciales Diagrama de tiempos de LATCH R-S con habilitación S R C \Q Q Mantiene

Circuitos secuenciales Latch R-S : señales de Preset y Clear

Circuitos secuenciales Latch D con habilitación D C Q \Q D C Salida siguiente X Misma anterior 1 Tabla de funcionamiento Latch D

Circuitos secuenciales Diagrama de tiempos del latch D D Q \Q C Mantiene

Circuitos secuenciales Formas de presentar el funcionamiento de un circuito: La tabla de excitación permite visualizar el estado presente y el estado siguiente de acuerdo a las entradas del circuito.   El diagrama de estado es una representación gráfica del comportamiento del circuito. Los círculos representan las configuraciones únicas o estados del circuito y los arcos las combinaciones de las entradas que causan una transición de un estado a otro. La condición de “no importa” es mostrada con una d ó X. La ecuación característica del circuito muestra el funcionamiento del circuito a través de una ecuación booleana del estado siguiente ( Q*) en función del estado anterior Q y las entradas. Esta puede deducirse a través de un mapa de Karnaugh teniendo como entradas el valor presente Q y las entradas del circuito.

Circuitos secuenciales Latch R-S Diagrama de estados Tabla de excitación 1 SR 10 01 0d d0 Entradas Estado Presente Estado siguiente S R Q Q* 1 X Ecuación característica

Circuitos secuenciales Latch R-S con habilitación Diagrama de estados Tabla de excitación Con trol Excitación   Estado presente Estado siguiente C S R Q Q* X 1 1 CSR 110 101 0dd 10d 1d0 Ecuación característica

Circuitos secuenciales Latch D con habilitación Diagrama de estados Tabla de excitación Habili-tacion Dato Estado presente Estado siguiente C D Q Q* X 1 1 CD 11 10 0d Ecuación característica

Durante el cual la entrada Debe permanecer estable Circuitos secuenciales Definición de términos: Reloj: Evento periódico, causa que el estado del elemento de memoria cambie rising edge, falling edge, high level, low level Tiempo de actualización: Setup Time (Tsu) Mínimo tiempo antes del reloj en el cual La entrada debe estar estable Hay una “ventana” Alrededor del Evento del reloj Durante el cual la entrada Debe permanecer estable E invariable Para Ser reconocida Tiempo de mantenimiento: Hold Time (Th) Mínimo tiempo después del reloj durante El cual la entrada debe permanecer estable