Diseño de CIs I 28-10-20091 Capítulo 4 Estilos de diseño y costes asociados.

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1 Diseño de CIs I 28-10-20091 Capítulo 4 Estilos de diseño y costes asociados

2 Diseño de CIs I 2 Diseño y fabricación de ASICs  ASIC : Application Specific Integrated Circuit Diseño Fabricación prototipos Test prototipos Fabricación serie Test serie Diseñador Fabricante Fab + diseñador Fabricante Fab + diseñador (test muestral) 28-10-2009

3 Diseño de CIs I 3 Costes Diseño Fabricación prototipos Test prototipos Fabricación serie Test serie Tiempo de diseñador + CAD Máscaras Obleas Proceso Encapsulado Definición vectores test Programa de test Test Obleas Proceso Encapsulado Test 28-10-2009

4 Diseño de CIs I 4 Costes  Coste no recurrentes (NRE) ◦Diseño (*) ◦Máscaras ◦Vectores de test ◦Programa de test  Costes recurrentes (RE) ◦Obleas (prototipos + serie) ◦Proceso (idem) ◦Encapsulado (idem) (+ riesgo de rediseño) 28-10-2009

5 Diseño de CIs I 5 Full CustomCeldas EstándarGate Arrays FPGAs, LCAs,.... Cell-BasedSea of Gates Estilos de diseño 28-10-2009

6 Diseño de CIs I 6 ↓ tiempo de diseño ↓ coste de fabricación prestaciones óptimas Full-custom Standar-cells GA / SoG 28-10-2009

7 Diseño de CIs I 7 Layout (en una tecnología CMOS de doble pozo) de la celda básica de un gate- array. En las sucesivas figuras se explica su estructura. Transistores N Transistores P Cada celda está compuesta por 2 transistores N y dos transistores P unidos por el drenador-fuente; con las puertas de la pareja de transistores N y P superiores común, y la puerta de la pareja inferior también común...... los dos transistores P están unidos por el drenador de uno y la fuente del otro, y lo mismo ocurre con los dos transistores N Los cuadrados que aparecen a lo largo y ancho de la celda son posibles contactos; de hecho son vías (perforaciones) que llegan a las estructuras inferiores del gate-array. Si se recubren dos de ellas con un mismo layer de metal, las dos estructuras que estén por debajo de dichas vías quedan interconectadas Vías Supongamos que se desea construir un inversor. Para ello deberíamos conectar los transistores como se muestra en el esquema. Dicha conexión se puede realizar con una pista de metal adicional como se muestra en la figura siguiente... Vdd Gnd Entrada al inversor Salida del inversor 28-10-2009

8 Diseño de CIs I 828-10-2009 Vdd Gnd Salida del inversor Vdd Gnd Salida del inversor Entrada al inversor Entrada al inversor

9 Diseño de CIs I 9 Columna de celdasPista de conexionado Anillo de pads GATE-ARRAY 28-10-2009

10 Diseño de CIs I 10 FPGAs 28-10-2009

11 Diseño de CIs I 11 Celdas Estándar Gate Arrays FPGAs evolucionadas Full Custom Cell-Based Sea of Gates Estilos de diseño 28-10-2009

12 Diseño de CIs I 22-10-0812 Alterna- tiva de diseño ¿En qué consiste?VentajasDesventajas ¿Cuándo es recomendable su uso? Full- custom El diseñador dibuja cada uno de los transistores del circuito Control total de las dimensiones de los transistores Muy altas prestaciones alcanzables Densidad de integración muy alta No restricciones sobre circuitería analógica Coste de diseño muy alto Todas las máscaras son necesarias Riesgo de re-diseño alto Las herramientas de ubicación y conexionado (y hasta cierto nivel los simuladores) son poco eficientes Test difícil Circuitos de muy alta velocidad, de muy bajo consumo, o prestaciones muy altas Volúmenes de producción muy elevados Standard cells El diseñador dispone de una librería de celdas suministrada por el fabricante Costes de diseño relativamente reducidos Posibilidad de utilizar módulos complejos y programables (RAMs, PLAs,... etc) Riesgo de re-diseño bajo La densidad de integración alcanzable es menor que en full- custom pero mayor que con gate- arrays Herramientas CAD más eficientes El diseñador sólo tiene acceso a las celdas de la librería, y no puede modificarlas. Los transistores no se pueden dimensionar a gusto del diseñador Se requieren todas las máscaras Las prestaciones alcanzables son menores que en full-custom pero mayores que con gate-arrays Circuitos de prestaciones altas/medias Volúmenes de producción altos Gate- arrays Salvo las máscaras de personalización, el resto de máscaras son comunes. El fabricante suministra la librería de celdas Costes de fabricación reducidos (sólo máscaras de personalización) El tiempo de fabricación se reduce Costes de diseño similares a los de las standar-cells Riesgo de re-diseño similar al de las standar-cells Se obtienen prestaciones más bien bajas por cuanto todos los transistores tienen el mismo tamaño, y las conexiones suelen ser largas Baja densidad de integración Dificultad en el uso de módulo programables dentro del ASIC ASICs de prestaciones medias/bajas Volúmenes de producción medios/bajos, que si se implementaran con standar-cells llevarían a unos precios/chip excesivos No hay costes de fabricación “a la medida”. No máscaras Costes de diseño similares a los alcanzables con las dos alternativas anteriores El riesgo de re-diseño no es relevante Tiempo de diseño muy corto Bajas prestaciones (en relación a las alternativas anteriores) Necesidad de programar una a una toda las unidades Sólo circuitería digital FPGAs El diseñador personaliza el circuito en su propio laboratorio a través de fusibles/antifusibles, transistores EPROM o celdas de memoria SRAM Circuitos digitales con un volumen de producción bajo Muy adecuado en las fases de desarrollo y para la salida rápida a mercado

13 Diseño de CIs I 13 1- Las standard cells de EPSON 2- El servicio Hardcopy de ALTERA 3- Los productos que ofrece la compañía CAST Inc Tamaño: del orden de 1-2 páginas por cada uno de ellos ATENCIÓN: Vuestras respuestas han de ser claras, fruto de una mínima reflexión, y propias. NO ES SUFICIENTE CON HACER CUT-PASTE DE LAS PÁGINAS WEB, Y NO ES SUFICIENTE CON TRADUCIR LITERALMENTE LO QUE PONE EN DICHAS PÁGINAS, ¿de acuerdo?. Cada grupo debe preparar sus propias respuestas. 28-10-2009

14 Diseño de CIs I 14 1- Las standard cells de EPSON EPSON tiene una división que ofrece tanto tecnología y herramientas para el diseño de ASICs en diversas modalidades (Gate-Arrays, Embedded-Arrays, Standard-Cells, Macrocells…), como un servicio de diseño. El trabajo a realizar es: 1.Identificar qué son cada una de estas 4 opciones, 2.Centrándose en las Standard Cells, explicar qué tecnologías ofrece EPSON, 3.Explicar someramente el tipo de celdas que ofrecen en su librería de celdas (para Standard Cells) y 4.Explicar hasta qué nivel permiten al cliente diseñar su propio ASIC. 28-10-2009

15 Diseño de CIs I 15 2- El servicio Hardcopy de ALTERA ALTERA como sabéis es una compañía que ofrece una amplia gama de FPGAs, algunas de ellas muy evolucionadas. Ofrece además un servicio muy interesante, el llamado “Hardcopy” que es el que quiero que descubráis exactamente en que consiste. La explicación de qué es este servicio debería ir acompañada de una breve explicación de qué familias de FPGAs se ofrecen dentro de este servicio y una reflexión de las ventajas que ofrece este servicio sobre las FPGAs más convencionales. 28-10-2009

16 Diseño de CIs I 16 3- Los productos que ofrece la compañía CAST Inc Las preguntas son: 1.¿qué tipo de productos ofrece la compañía CAST?, 2.Lista los productos que ofrece (no me importa si no están todos), y explica un poco cómo podrías utilizarlos tú, como diseñador de ASICs que eres. 28-10-2009