Diseño de Circuitos Integrados EL 653 Diseño de Circuitos Integrados

Niveles de Abstracción Sistema Modulo + Compuerta Circuito Dispositivo G S D n+ n+

Métricas del Diseño ¿Como evaluar el rendimiento de un circuito digital (compuertas, bloques, …)? Costo Confiabilidad Escalabilidad Velocidad (tiempo de propagación, frecuencia de operación) Disipación de potencia Energía para ejecuta una función

Los Diseños son Cada Vez más Grandes 2000 2001 2002 1999 Alto rendimiento Integridad de señales Integridad de la fuente de poder IP 1999 2000 2001 2002 2000, 2001, 2002 SynopsysCustomer Survey Data

Desafíos del Diseño Diseños líderes > 10 millones de puertas. La testabilidad ya no es más opcional. La potencia es uno de los problemas mayores en SoC. Las restricciones de síntesis son uniones claves entre RTL y GDSII. 85% de los diseños tienen datapath complejos.

Sistemas Electrónicos > 1 Trillón Semiconductores > 220B La Pirámide Invertida Sistemas Electrónicos > 1 Trillón Semiconductores > 220B CAD 3B

Rol de CAD

Rol de la CAD Complejidad del proceso QI promedio

Evolución de la Industria EDA

Productividad del Diseño

Información posicionamiento Flujo de Diseño Código RTL Spec Selección de arquitectura RTL Chequeo código Floorplan Síntesis Síntesis lógica Test (SCAN/JTAG) Reducción de potencia Síntesis datapath CWLM Lib DW Restricciones Diseño físico Análisis estático del tiempo Netlist puertas Información posicionamiento GDSII Verificación formal Verificación puertas Testbench Verificación RTL ATPG

Flujo Simplificado HDL Librería Síntesis RTL Diseño manual Generador de módulos Netlist Optimización lógica Netlist Diseño físico Layout

Diseño Manual Nivel compuerta (100 puertas / semana) – editor de puertas. Nivel transistor (10-20 puertas / semana) – editor de transistores. Caro en costo y tiempo de diseño. Utilizado en Analógico Librerías, celdas de memoria Datapath en diseños de alto rendimiento (DSP, microprocesadores, etc.)

Generador de Módulos Generador parametrizado de layout. Utilizado en Memorias (largo palabra, # palabras, # puertos) Programmable logic arrays (PLA) Register files Ocasionalmente usado en Multiplicadores Datapath de propósito general Datapath en diseños de alto rendimiento (DSP, microprocesadores, etc.)

Flujo de Síntesis RTL HDL Librería Síntesis RTL Netlist Optimización lógica Netlist Diseño físico Layout

Librería Por cada celda contiene Información funcional Información de tiempo Área física Características de potencia

Síntesis RTL Transforma código HDL en una netlist HDL Síntesis RTL

Optimización Lógica Variedad de transformaciones y optimizaciones Transformación estructurada de grafos Transformaciones booleanas Mapeo a una librería física Netlist Librería Optimización lógica Netlist

Flujo de Síntesis RTL Transforma una netlist secuencial en un circuito físico. Posiciona los componentes del circuito Rutea los cables Produce las mascaras correspondientes FPGA Posiciona las tablas look up Netlist Librería Diseño físico Layout

Gate Array

Standard Cells