Arquitectura de Computadoras Decodificadores Universidad Nacional Autónoma de México Facultad de Contaduría y Administración Sistema de Universidad Abierta Arquitectura de Computadoras Decodificadores Tomás García González

Que el alumno comprenda la estructura de los decodificadores Arquitectura de computadoras Clase 12: Codificadores y decodificadores Decodificador de site segmentos Objetivo: Que el alumno comprenda la estructura de los decodificadores de siete segmentos. Que el alumno a partir de este conocimiento pueda construir y diseñar funciones booleanas con dispositivos digitales. Mapa de contenido. Decodificador de 7 segmentos. Diseño. Construcción de funciones booleanas con decodificadores.

Decodificador de BCD a 7 segmentos. Circuitos Combinatorios Tema V Codificadores y Decodificadores Decodificador de BCD a 7 segmentos. Dígito decimal X3 X2 X1 X0 a b c d e f g 1 2 3 4 5 6 7 8 9 El decodificador de BCD a 7 segmentos, es un circuito combinacional, el cual tiene cuatro bits de entrada y tiene 7 bits de salida. Cada bit de salida, representa un led de un visualizador de 7 segmentos. Los segmentos se nombran con a, b, c, d, e, f, y g. En la tabla de verdad se muestra que con el valor de 1 el segmento se enciende y con 0 se encuentra apagado. De este modo se va construyendo la tabla de verdad. Por ejemplo para mostrar el dígito “2” se enciende a, b, d, e y g. Se simplifica mediante los mapas de Karnaugh que después se explicará. Este es un método de reducción de las funciones booleanas. En las diapositivas siguientes se muestran los mapas y el esquema del circuito lógico.

Circuitos Combinatorios Tema V Codificadores y Decodificadores Mapas de Karnough

Circuitos Combinatorios Tema V Codificadores y Decodificadores

Circuitos Combinatorios Tema V Codificadores y Decodificadores

Circuitos Combinatorios Tema V Codificadores y Decodificadores

Esquema del circuito lógico Circuitos Combinatorios Tema V Codificadores y Decodificadores Esquema del circuito lógico

Implementación de funciones con decodificadores Circuitos Combinatorios Tema V Codificadores y Decodificadores 3 Entradas Salida C B A F 1 Minitermino m0 m1 m2 m3 m4 m5 m6 m7 F(C,B,A) = (1,2,5,6) Puesto que los decodificadores asignan una línea de salida para cada combinación de las entradas, se puede implementar con ellos una función lógica. Sólo se deben usar en las salidas los operadores adecuados, que generalmente son compuertas OR. Para entender mejor el procedimiento se explicará un ejemplo. En la diapositiva se muestra una tabla de verdad, la cual, describe una función lógica combinacional. A continuación se describirá paso a paso el proceso para implementar una tabla de verdad con decodificadores: Observamos que tiene 3 entradas (A, B y C) y una salida (F). Por lo tanto se empleará un decodificador completo de tres bits (3x8). Tomamos los minitérminos en los que la salida F tenga un valor “1”, y lo expresamos como F(C,B,A) = (1,2,5,6), donde F(C,B,A) significa que es una función de las entradas C, A y B; y (1,2,5,6) significa que la función es una suma lógica(OR) de los minitérminos m1,m2, m5 y m6, es decir de las entradas 001, 010, 101 y 111. Estas entradas se representan como C’B’A, C’BA’, CB’A y CBA respectivamente. Por lo que la función completa queda F(C,B,A) = C’B’A + C’BA’+ CB’A + CBA. Una vez teniendo nuestra función, en el decodificador identificamos las salidas asociados a los minitérminos(combinación de entradas) empleados en la función(C’B’A, C’BA’, CB’A y CBA) y posteriormente se operan con compuertas OR. Si se emplean compuertas OR de dos entradas, see usarán tres para generar la función. Las dos primeras operarán a dos mimitérminos, que son las salidas del decodificador; y la tercera operará el los resultados de las los primeras, y su salida será el reultado. Si se emplean compuertas OR de 4 entradas sólo se necesitará una compuerta. La salida de la última compuerta OR, será la salida de la función lógica. De la misma forma se procede para tablas de verdad, con más de una salida. Se toma a cada salida como una función y se realiza independientemente de las otras salidas.

Implementación de funciones con decodificadores Circuitos Combinatorios Tema V Codificadores y Decodificadores F(C,B,A) = (1,2,5,6) Los esquemas de los circuitos lógicos, son los de la tabla anterior. Uno es utilizando tres compuertas OR con dos entradas y la segunda es utilizando solo una compuerta OR con 4 entradas. Aunque está es una manera muy facil de realizar una función lógica combinacional, en ocasiones se puede reducir el circuito, por lo que no es necesario utilizar un decodificador. Se debe tomar en cuenta, puesto que esto podría reducir el costo del circuito, y ademas el espacio utilizado.

Implementación de funciones con decodificadores Circuitos Combinatorios Tema V Codificadores y Decodificadores D B C A a b Minitér-minos 1 m0 m1 m2 m3 m4 m5 m6 m7 m8 m9 a(D,B,C,A) = (0,2,3,5,6,7,8,9) b(D,B,C,A) = (0,1,2,3,4,7,8,9) En el ejemplo de la diapositiva, mostramos los segmentos a y b, vistos en el decodificador de BCD a 7 segmentos. Tomamos a “a” y a “b” como dos funciones. Los expresamos en minitérminos y posteriormente lo implementamos con un decodificador de 4x16.

Implementación de funciones con decodificadores Circuitos Combinatorios Tema V Codificadores y Decodificadores a(D,B,C,A) = (0,2,3,5,6,7,8,9) b(D,B,C,A) = (0,1,2,3,4,7,8,9) En el ejemplo de la diapositiva, mostramos los segmentos a y b, vistos en el decodificador de BCD a 7 segmentos. Tomamos a “a” y a “b” como dos funciones. Los expresamos en minitérminos y posteriormente lo implementamos con un decodificador de 4x16.

Implemente las siguientes funciones con un decodificador. Circuitos Combinatorios Tema V Codificadores y Decodificadores Ejercicios Realice un decodificador de 5x32 con 1 decodificador de 3x8 y uno de 2x4. Implemente las tablas de verdad de los segmentos faltantes del decodificador de BCD a 7 segmentos, mediante decodificadores. Implemente las siguientes funciones con un decodificador. F(A,B,C,D) = (2,4,5,8,9,12,14,15) G(C,B,A) = (1,2,3,5,6,7) Realice un codificador de 16 a 4 bits. Realice un decodificador de exceso 3 a BCD.

Arquitectura de computadoras Clase 12: Algebra booleana Teoremas del álgebra booleana Bibliografía: Stallings, Williams. Organización y arquitectura de computadores. Prentice Hall. Madrid, España. 2006. Mano, Morris. Lógica Digital y diseño de computadores. Prentice Hall Hispanoamericana. México. 1986.