Diseño de Circuitos Integrados para Comunicaciones Capítulo 1: EFECTOS PARÁSITOS ASOCIADOS A LAS INTERCONEXIONES

Diseño de Circuitos Integrados para Comunicaciones ÍNDICE 1.- INTERCONEXIONES Y ENCAPSULADO Efectos capacitivos Efectos resistivos Efectos inductivos Tecnologías de encapsulado Estructuras de entrada/salida (Pads)

Diseño de Circuitos Integrados para Comunicaciones Intel 2nd Generation Core i7: 3.4GHz, 32nm process Quad Core =1,400,000,000 transistores !

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Consecuencias de los efectos parásitos asociados a las interconexiones Capacitivos Resistivos Inductivos Efectos Parásitos (en orden decreciente de importancia): 1 2 Reducen la fiabilidad (Ruido) Afectan a las prestaciones (Retardo)

Diseño de Circuitos Integrados para Comunicaciones INTERCONEXIONES EFECTOS CAPACITIVOS

Diseño de Circuitos Integrados para Comunicaciones Capacidad: El modelo plano-paralelo W >>H => líneas de campo perpendiculares Factores de Escalado: W, tox, H : S L: S L Cwire: S C, wire Retardo: Local: ↓ Global: ↑ Para SiO 2 : ε ox = 3.97 ε 0 = 3.5x F/m Óxido de campo: Si tox: ↓, Cint: ↑ W L t ox L

Diseño de Circuitos Integrados para Comunicaciones Naturaleza de las interconexiones Diagonal del chip: L D Área del chip: A D Tendencia: ↓ Tendencia: ↑ Interconexión local Interconexión global

Diseño de Circuitos Integrados para Comunicaciones Valores típicos de la capacidad de pista (por unidad de área)

Diseño de Circuitos Integrados para Comunicaciones Capacidad de borde (fringing capacitance) W H tox Si H ↓, R ↑ Tendencia: S H < S → (W/H) ↓ A media que se reducen las dimensiones las líneas de campo no son verticasles, aparecen líneas de campo laterales

Diseño de Circuitos Integrados para Comunicaciones Efecto del campo de borde W H t ox Sustrato W H H/2 Modelo simplificado Dos contribuciones: i) Condensador de placas plano-paralelas de anchura: ii) Condensador cilíndrico (dos medios cilindros) de radio H/4 (diámetro H/2) Por unidad de longitud Fórmula empírica:

Diseño de Circuitos Integrados para Comunicaciones Valores típicos de la capacidad de borde (por unidad de longitud)

Diseño de Circuitos Integrados para Comunicaciones Capacidad de la pista en función de W/tox, incluyendo los efectos de la capacidad de borde H/tox W/tox H tox Ej: Chip 1-2 cm, pistas: 10 cm Si la anchura es de 4 μm: C = 21.2 pF (12.4 pF pF)

Diseño de Circuitos Integrados para Comunicaciones Capacidad entre pistas No disminuye con el escalado

Diseño de Circuitos Integrados para Comunicaciones Valores típicos de la capacidad entre pistas

Diseño de Circuitos Integrados para Comunicaciones Efecto de la capacidad entre pistas 1.75 μm Suponemos t ox y H constantes

Diseño de Circuitos Integrados para Comunicaciones 1.Ruido: Afecta a la fiabilidad Diálogo cruzado (Crosstalk) Cx = 25 fF; Cxy = 1.9 fF = 5x5*0,055 fF/micra 2 + 2x5x0.049 fF/micra Y: Metal 1 sobre polisilicio del inversor Si Vx = 5 V, Vy: 1 →0 Vx → ΔVx = 4.65 V (Caen 0.35 V)

Diseño de Circuitos Integrados para Comunicaciones Para evitar el Crosstalk: Evitar pistas paralelas Utilizar capas de protección:

Diseño de Circuitos Integrados para Comunicaciones 2. Retardo: Afecta a las prestaciones. Elevadas capacidades de carga Capacidades off-chip: pF (10 3 veces mayores que las on-chip) Aumenta si el tamaño del Transistor aumenta

Diseño de Circuitos Integrados para Comunicaciones Capacidades elevadas: tres casos (I) 1. Puerta sin buffer C L = x C i t p = x t p0 (1)t p0 : retardo de la puerta con C i = C L 2. Puerta con un inversor como buffer ○ V in CiCi Buffer ○ ○ C L = x C i V out CiCi uαuα u α 1 t p = tp, inv + t p, buff t p0 : retardo del inversor de tamaño mínimo con un fan-out equivalente a un inversor de tamaño mínimo Valor óptimo de t p : dt p /du = 0 → u opt = x 1/2 t p, opt = 2 t p0 x 1/2 (2) V in V out

Diseño de Circuitos Integrados para Comunicaciones Capacidades elevadas: tres casos (II) 3. Buffers en cascada t p0 = R min C min Retardo de la etapa j: Resistencia de la etapa j Carga de la etapa j+1 Retardo total: t p = N u t p0. Como C L = u N C i = x C i → N = ln x/ln u Retardo óptimo: dt p /du = 0 → u opt = e = t p, opt = e lnx t p0 = e ln (C L /C i ) t p0 (3) ○○○○○○ ○ C L = x C i = u N C i CiCi V out V in 1uu2u2 u j-2 u j-1 ujuj u N-1 123j-1jj+1 N ……

Diseño de Circuitos Integrados para Comunicaciones Buffers en cascada

Diseño de Circuitos Integrados para Comunicaciones t p en función de u y x e = t p /t p0 = lnx

Diseño de Circuitos Integrados para Comunicaciones Efecto de las cascadas de buffers (1)(2)(3) (1) t p = X t p0 (2) t p,opt = t p0 * 2 (3)

Diseño de Circuitos Integrados para Comunicaciones Diseño del driver de salida Área de 2 : 20 veces menor que 1 t p0 = 0.2 ns C i = 10 fF (C L /C i = 2000) N = ln(2000) ≈ 7 N debe verificar : Si tp,max = 10 ns → N=3, u=12.5, tp = 7.6 ns 1 2

Diseño de Circuitos Integrados para Comunicaciones Dimensionamiento de puertas idénticas en cascada C L = (C dp1 + C dn1 ) + (C gp2 + C gn2 ) Sea α = (W/L) P / (W/L) N Busquemos el valor de α que minimiza el retardo C dp = α C dn, C gp = α C gn C L = (1 + α) (C dn + C gn ) = (1 + α) C n ○ V out ○ P2 N2 P1 N1 CLCL V in Retardo mínimo: dt p /dα = 0 → α opt = (μ n /μ p ) 1/2 En las cadenas de inversores: Mejor respuesta temporal, aunque no simétrica

Diseño de Circuitos Integrados para Comunicaciones Cómo diseñar transistores grandes (a) Transistores en paralelo (b) Transistores circulares

Diseño de Circuitos Integrados para Comunicaciones Diseño de pads Bonding Pad Out In V DD GND 100  m GND Out

Diseño de Circuitos Integrados para Comunicaciones Buffers Triestado EnInXYOut 0*10Z X Y

Diseño de Circuitos Integrados para Comunicaciones Alternativas para soportar cargas elevadas: Reducción de la variación de voltaje. La disminución de la variación de voltaje da lugar a una reducción lineal del retardo. También da lugar a una reducción en la disipación de potencia. Se requiere un “amplificador sensor” para restaurar el nivel de la señal. Puede ser de dos clases: - De Precarga - De Redistribución de carga

Diseño de Circuitos Integrados para Comunicaciones Bus Precargado a V DD Wp > Wn V M > V DD /2

Diseño de Circuitos Integrados para Comunicaciones Bus precargado a V DD /2 Φ pre = 0 Φ pre In + Φ eval In Φ eval C bus C out V out Bus V DD M1 M2 M3 M4 M5 M6 — Φ pre = 1 V out = V DD /2 (Φ eval = 0) Φ eval = 0 In = 1, 0 M1 OFF M2 OFF Φ eval = 1 In = 1 → M1 ON, M2 OFF → C bus se descarga In = 0 → M1 OFF, M2 ON → C bus se carga

Diseño de Circuitos Integrados para Comunicaciones Amplificador sensor de redistribución de carga C A >> C B Precarga: V B = V DD → V A = V ref - V TN

Diseño de Circuitos Integrados para Comunicaciones Amplificador de redistribución de carga: Amplificador Cascodo C bus swing V OL to V ref -V TN C out swing: V OL + V r to V DD V DD Out C out C bus Bus V ref I n1 I n2 MpMp MrMr M1M1 M2M2 + - VrVr

Diseño de Circuitos Integrados para Comunicaciones INTERCONEXIONES EFECTOS RESISTIVOS

Diseño de Circuitos Integrados para Comunicaciones Resistencia de la pista Resistencia cuadrada, R □

Diseño de Circuitos Integrados para Comunicaciones Resistencia de las pistas Retardo: Caídas óhmicas: S R = S L /S 2 Pista local: S L = S Pista global: S L = 1/S S RC = S R * S C = (S L /S 2 ) *S L ΔV = R*I (Escalado completo: S I = S) S ΔV = S R *S I = (S L /S 2 )*S □ □ L─WL─W

Diseño de Circuitos Integrados para Comunicaciones Técnicas para disminuir la resistencia Mantiene H constante → C borde ↑↑ (Desventaja) ρ(Al) = 2.8 μΩ cm,ρ(Au) = 2.2 μΩ cm,ρ(Cu) = 1.7 μΩ cm Au vs. Al, Superconductores 1. Escalado Selectivo 2. Utilización de materiales alternativos 3. Utilización de múltiples niveles de metal Disminuye la longitud de las pistas Niveles inferiores: interconexión local Niveles superiores: interconexión global Desventaja: Aparecen efectos capacitivos → Óxidos de baja permitividad

Diseño de Circuitos Integrados para Comunicaciones MosFet con puerta de policiuro Policiuro: Polisilicio + Siliciuro Saliciuro: Fuente y drenador de polisilicio Siliciuro PolySilicio SiO 2 Siliciuros: WSi 2, TiSi 2, PtSi 2 y TaSi Conductividad: 8 a 10 veces mayor que el Polysilicio

Diseño de Circuitos Integrados para Comunicaciones 1.Ruido: Afecta a la Fiabilidad Ruido introducido por caídas óhmicas “1” “0”

Diseño de Circuitos Integrados para Comunicaciones Distribución de las líneas de potencia Resistencia de contactos: Maximizar perímetro (no área) → Múltiples contactos (a) Red en forma de “dedos”(b) Múltiples pines de alimentación

Diseño de Circuitos Integrados para Comunicaciones Electromigración: Transporte de iones metálicos Depende de: Estructura cristalina, Temperatura, Densidad de corriente Líneas de señal: bidireccional (a.c.) Líneas de potencia: mayor riesgo de E.M. Solución: - Añadir Cu ó Tu al Al - Mínima anchura de pista

Diseño de Circuitos Integrados para Comunicaciones 2. Retardo: Afecta a las prestaciones Retardo RC Modelo RC Modelo rc distribuido Símbolo del modelo distribuido x: distancia al nodo de entrada Ejemplo: r = 20 Ω/μm c = 4*10 -4 pF/ μm L = 1 mm → τ = 4 ns Modelo RC: τ = RC = rcL 2 = 8 ns Ecuación de difusión

Diseño de Circuitos Integrados para Comunicaciones Modelos RC R-C es más pesimista que r-c Error de π3: < 3%

Diseño de Circuitos Integrados para Comunicaciones Reducción del retardo RC 1. Materiales adecuados (Metal vs. Poly). 2. “Repetidores” Repetidor

Diseño de Circuitos Integrados para Comunicaciones Retardo de redes complejas: El retardo de Elmore (cadena de N etapas RC) Aproximación al primer orden de la constante de tiempo dominante: τ = C 1 R 1 + C 2 (R 1 + R 2 ) + … + C N (R 1 + R 2 + … + R N ) R1R1 R2R2 RiRi R i+1 RNRN C1C1 C2C2 CiCi C i+1 CNCN 1 2ii+1N Vin: 1 → 0

Diseño de Circuitos Integrados para Comunicaciones Modelo de Penfield-Rubinstein-Horowitz (’83): Incluye el de Elmore como caso particular τ i = R 1 C 1 + R 1 C 2 + (R 1 + R 3 )C 3 +(R 1 + R 3 )C 4 + (R 1 +R 3 + R i )C i R i4 = R 1 + R 3 R i2 = R 1

Diseño de Circuitos Integrados para Comunicaciones INTERCONEXIONES EFECTOS INDUCTIVOS V L (t) i L (t)

Diseño de Circuitos Integrados para Comunicaciones Efectos inductivos en los circuitos integrados GND SC Encapsulado: 7-40 nH/pin On-chip: 1-2 nH/mm Cable Coaxial (pista rodeada por la tierra) pista entre dos líneas de tierra pista sobre semiconductor Cable sobre plano de tierra

Diseño de Circuitos Integrados para Comunicaciones 1. Ruido: Afecta a la fiabilidad Autoinducción: L di/dt

Diseño de Circuitos Integrados para Comunicaciones Simulación de los efectos de autoinducción t r = t f = 4 ns Si t f = 0.5 ns → v L = 0.6 V 4 ns 0.5 ns 4 ns 0.5 ns L = 10 nH

Diseño de Circuitos Integrados para Comunicaciones Elección de la posición del pin Cables de conexión,“ Wire Bonding ” Silicio procesado, “ die ” Cavidad, “Mounting cavity” Patilla, “Pin” Conexión a la patilla,“Lead frame” L’ L

Diseño de Circuitos Integrados para Comunicaciones Condensadores de desacoplo Filtro pasa-baja Interconexión dado-encapsulado (“wire bonding”) Conexión en la tarjeta (“board wiring”) Condensador de desacoplo DADO Alimentación

Diseño de Circuitos Integrados para Comunicaciones 2. Retardo: Afecta a las prestaciones Líneas de transmisión g = 0 → Ecuación de propagación de la onda

Diseño de Circuitos Integrados para Comunicaciones Línea de Transmisión sin pérdidas, r = 0 Con c o la velocidad de la luz en el vacío (30 cm/ns) Tiempo de propagación: Velocidad de propagación de la onda: Leyes de Maxwell: Tiempo de vuelo:

Diseño de Circuitos Integrados para Comunicaciones Impedancia característica Línea sin pérdidas: R < Z 0 /2, con R la resistencia total y Z 0 : 10 – 200 Ω dx Metal Sustrato x i V Impedancia característica:

Diseño de Circuitos Integrados para Comunicaciones Velocidad de propagación de la onda μ r = 1

Diseño de Circuitos Integrados para Comunicaciones Coeficiente de reflexión para diferentes terminaciones R = Z 0 R = 0 V = V inc (1 + ρ) Coeficiente de Reflexión

Diseño de Circuitos Integrados para Comunicaciones Respuesta de la línea de transmisión cuando R L =  ρ d = 1) ρ s = 2/3 ρ s = 0 ρ s = -2/3 t = 0, V s = 2.5 V t = L/v, V D = 5 V t = 0, V s = 5/6 V in = 4.1 V t = L/v, V D = 8.2 V RSRS Z0Z0 V Dest RLRL V Source V in

Diseño de Circuitos Integrados para Comunicaciones Diagrama de red con R S = 5Z 0 ρ s = 2/3 ρ d = 1

Diseño de Circuitos Integrados para Comunicaciones Diagrama de red Caso (a), R L =  R S = 5 Z 0 VSVS Z0Z0 L VdVd 5 V R s =5Z 0 t = 0 t = L / v V d = = 1.66 llegaSe refleja t = 2L / v V s = (2/3) 0.83 = = 2.22 V llegaSe reflejaHabía V d = = 2.78 V Había llega Se refleja t = 3L / v

Diseño de Circuitos Integrados para Comunicaciones Diagrama de red Caso (b), R L =  R S = Z 0 ρ S = 0, ρ d = 1 t = 0 V S = V in /2 = 2.5 V,V d = 0 V t = L/v V d = 2.5 (llega) (se refleja) = 5 V t = 2L/v V S = 2.5 (había) (llega) + 0 (se refleja) = 5 V Caso (c), R L =  R S = Z 0 /5ρ S = -2/3, ρ d = 1 t = 0 V S = 5V in /6 = 4.1 V,V d = 0 V t = L/v V d = 4.1 (llega) (se refleja) = 8.2 V t = 2L/v V S = 4.1 (había) (llega) + (-2/3)4.1 (se refleja) = 8.2 – 2.7 = 5.5 V t = 3L/v V d = 8.2 (había) + (-2.7) (llega) + (-2.7) (se refleja) = 8.2 – 5.4 = 2.8 V t = 4L/v V S = 5.5 (había) + (-2.7) (llega) + (-2/3)(-2.7) (se refleja) = = 4.6 V t = 5L/v V d = 2.8 (había) (llega) (se refleja) = 6.4 V

Diseño de Circuitos Integrados para Comunicaciones Respuesta de la línea con puerta ECL R B = Ω Ω R B : Terminación de la línea V out

Diseño de Circuitos Integrados para Comunicaciones Modelo del buffer de salida Ω

Diseño de Circuitos Integrados para Comunicaciones Respuesta del buffer de salida R L = Z 0 C L ↑, t p ↑

Diseño de Circuitos Integrados para Comunicaciones Cuándo considerar efectos de línea de transmisión ON CHIP: L = 1 cm, tr < 150 ps → OFF CHIP: L = 50 cm, tr < 8 ns Los efectos de línea de transmisión deben considerarse cuando los tiempos de subida y/o bajada de la señal de entrada (t r, t f ) son menores que el tiempo de vuelo de la línea de transmisión (t flight ) Relación empírica:

Diseño de Circuitos Integrados para Comunicaciones Encapsulado Materiales cerámicos (Al 2 O 3, alúmina) vs. Plásticos (polyimida) Número de pins por chip -Requerimientos eléctricos: Bajos efectos parásitos: Z 0 ↑ -Requerimientos mecánicos: Fiabilidad y robustez -Requerimientos térmicos: Eliminación eficiente del calor -Requerimientos económicos: Bajo coste Requerimientos:

Diseño de Circuitos Integrados para Comunicaciones Técnicas de enlace pad-pin Desventajas: Operación en serie Inviable para elevado número de pines Inductancia elevada (L ≥ 5 nH) Efectos parásitos de difícil estimación Al ó Au Conexión a la patilla,“Lead frame” Silicio procesado, “ die ” Cables de conexión,“ Wire Bonding ” Sustrato Pad

Diseño de Circuitos Integrados para Comunicaciones TAB (Tape-Automated Bonding) Elevada automatización Conexiones simultáneas Bajos efectos parásitos (L: nH) Cintas de plástico con conexiones impresas

Diseño de Circuitos Integrados para Comunicaciones Técnica Flip-Chip Pads en cualquier posición en el chip (Cu, Au) (Aleaciones metálicas) Bolas de soldadura Sustrato Capas de interconexión

Diseño de Circuitos Integrados para Comunicaciones Interconexión encapsulado-PCB ≥ 2.54 mm (2) DIP: Dual in Line Packaging (# pins ≤ 64) (3) PGA: Pin Grid Array (# pins ≤ 400) (a)Montaje a través de orificios (b) Montaje superficial (4) - (7)

Diseño de Circuitos Integrados para Comunicaciones Tipos de Encapsulado (1) (2) (3) (4) (5) (6) (7) (1) Oblea desnuda: Bare Die (2) Dual in Line (DIP) (3) Pin Grid Array (PGA) (4) Small Outline IC (5) Quad Flat Pack (6) Plastic Leaded Package (PLCC) (7) Leadless carrier

Diseño de Circuitos Integrados para Comunicaciones Parámetros de encapsulado

Diseño de Circuitos Integrados para Comunicaciones Módulos Multi-Chip (MCM) Rockwell Int. 53 ICs y 40 discretos 2.2“ x 2.2“ 180 pins

Diseño de Circuitos Integrados para Comunicaciones ESTRUCTURAS DE ENTRADA/ SALIDA (PADs) PADs de alimentación - Líneas separadas, “ dirty ” (vs. “ clean ” en el core ) - Cruces: puentes y túneles - Elevado número de contactos y vías PADs de salida - Cargas externas elevadas: transistores grandes, dimensionamiento progresivo y buffers. - Alta probabilidad de latch-up (V > V DD, V < V SS ): anillos de guarda, separación entre transistores, capas débilmente dopadas sobre el sustrato, transistores conectados a V DD y V SS dirty

Diseño de Circuitos Integrados para Comunicaciones ANILLOS DE GUARDA P+P+ N+N+ V DD N+N+ P+P+ V SS Son difusiones P + (conectadas a V SS ) en sustratos P ó N + (conectadas a V DD ) en pozos N, cuya misión es derivar los portadores minoritarios inyectados (corrientes debidas a transistores parásitos) a la alimentación más próxima. De este modo se minimiza el latch-up

Diseño de Circuitos Integrados para Comunicaciones PADs DE ENTRADA Circuitos de protección de entrada l Variación del punto de conmutación de los inversores VoVo ViVi β n /β p = 1 β n /β p > 1 V M = V DD / 2 R D1D1 D2D2 ViVi PAD V DD V ss V i > V DD Conduce D 1 V i < V SS Conduce D 2 TTL: V OL = 0.4 V; V OH = 2.4 V V T = 1.4 V W n > W p

Diseño de Circuitos Integrados para Comunicaciones PAD TRIESTADO EDNPVoVo 0* OFF Alta impedancia 10ONOFF0 11 ON1 E D PAD V DD V SS vovo

Diseño de Circuitos Integrados para Comunicaciones PAD BIDIRECCIONAL V SS PAD E D V DD V SS R D2D2 D1D1 V DD V SS Data-In E ─ P1P1 N1N1 NAND NOR Output Enable (E) Data Out (D-O) I2I2 I1I1 NAND: NOR: D-O E E E E ─ ─ V DD V SS A la puerta de P 1 A la puerta de N 1

Diseño de Circuitos Integrados para Comunicaciones LAYOUT SIMBÓLICO DE UN PAD BIDIRECCIONAL (1/2) Diodo D2 Transistor P1 Diodo D1 Transistor N1 Nand (Entradas DO y OE; Salida: entrada de P1) Inversor I2 (Invierte OE) Inversor I1: Entrada R, salida Data-In Nor (Entradas DO y OE; Salida: entrada de N1) OE: Output enable DO: Data-out Data-in Resistencia R Anillos de guarda: P1: N + conectado a V DD P + conectado a V SS N1: P + conectado a V SS N + conectado a V DD V DD V SS Anillos de guarda Anillos de guarda PADPAD Espaciado entre puerta y drenador Para evitar la ruptura de los transistores de salida Transistores en paralelo para aumentar la ganancia Entrada TTL ─

Diseño de Circuitos Integrados para Comunicaciones LAYOUT SIMBÓLICO DE UN PAD BIDIRECCIONAL (2/2) Diodo D2: Difusión P + (conectada al PAD) sobre pozo N (conectado a V DD ). Diodo D1: Difusión N + (conectada al PAD) sobre sustrato P (conectado a V SS ). Transistores P1 y N1: Son cuádruples y tienen doble anillo de guarda. Inversor I1: El transistor N es doble y de mayor área que el P, para disminuir el punto de conmutación a los niveles TTL. Su salida es Data-In. Resistencia R: es una difusión tipo N +.