Diseño de Circuitos Integrados para Comunicaciones Capítulo 3: Subsistemas integrados: almacenamiento de datos.

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1 Diseño de Circuitos Integrados para Comunicaciones Capítulo 3: Subsistemas integrados: almacenamiento de datos

2 Diseño de Circuitos Integrados para Comunicaciones ÍNDICE : 3.- DISEÑO DE ESTRUCTURAS DE ALMACENAMIENTO DE DATOS 3.1.- Memorias de material semiconductor 3.2.- Arquitectura del núcleo de las memorias 3.3.- Arquitectura periférica 3.4.- Rendimiento y fiabilidad en memorias 3.5.- Ejemplo de diseño: Matriz de lógica programable (PLA) 3.6.- Memoria flash de 1 Gbit 3.7.- Perspectivas de futuro en la evolución de las memorias

3 Diseño de Circuitos Integrados para Comunicaciones 1. Clasificación de las Memorias Semiconductoras EPROM: Erasable- Programmable ROM; E 2 PROM: Electrically EPROM; FIFO: First-in First-out; LIFO: Last-in First-out; CAM: Content Addressable Memory; RAM: Random Acces Memory Read-Write Memories Non Volatile RWM Read-Only Memories

4 Diseño de Circuitos Integrados para Comunicaciones 2. Arquitectura de las Memorias : Decodificadores Ej: N = 2 20 (1 Mword): 1024 x 1024, K = 20 Ej: M = 8 = 2 3 → (Largo/Ancho) = (2 20 /2 3 ) N palabras → N señales de selección El decodificador reduce el número de señales de selección: K = log 2 N

5 Diseño de Circuitos Integrados para Comunicaciones Arquitectura matricial Aceptable entre 64 y 256 Kbits Problema: “Aspect Ratio”: altura >> anchura

6 Diseño de Circuitos Integrados para Comunicaciones Arquitectura jerárquica: División en p bloques Bloque 0 Bloque i Bloque p-1 Ventajas: 1.Interconexiones más cortas 2.Sólo se activa un bloque (bajo consumo de potencia)

7 Diseño de Circuitos Integrados para Comunicaciones Definiciones temporales

8 Diseño de Circuitos Integrados para Comunicaciones Soluciones de temporización RAS: Row-Acces Strobe CAS: Column-Acces Strobe Temporización de la DRAM: Direccionamiento por multiplexación Temporización de la SRAM: Estrategia auto-temporizada

9 Diseño de Circuitos Integrados para Comunicaciones 3. El núcleo de las memorias 3.1.Memoria ROM basada en puertas NOR CMOS BL(0)BL(1)BL(2)BL(3) WL(0)1011 WL(1)0110 WL(2)1010 WL(3)1111 Selección de la palabra i, Wi: WL(i) = 1 WL(j) = 0, j ≠ i Lógica pseudo-NMOS Interesa Rp >> Rn (Wp <<Wn !!)

10 Diseño de Circuitos Integrados para Comunicaciones Layout de la memoria ROM basada en puertas NOR CMOS (I) BL(0)BL(1)BL(2)BL(3) Separación Para la programación sólo se utiliza una máscara (máscara de contacto) → La programación se puede realizar en una de las etapas finales del proceso

11 Diseño de Circuitos Integrados para Comunicaciones Layout de la memoria ROM basada en puertas NOR CMOS (II) Tipo P El transistor ocupa sólo una pequeña parte de la celda El aumento de la tensión umbral desactiva a los transistores

12 Diseño de Circuitos Integrados para Comunicaciones ROM basada en puertas NAND CMOS Selección de la palabra i, Wi: WL(i) = 0 WL(j) = 1, j ≠ i BL(0)BL(1)BL(2)BL(3) WL(0)0100 WL(1)1001 WL(2)0101 WL(3)0000 Todas las líneas de palabra están en alta salvo la fila seleccionada

13 Diseño de Circuitos Integrados para Comunicaciones Layout de la memoria ROM basada en puertas NAND CMOS Tipo N Eliminar transistor ≡ cortocircuito (dispositivo de vaciamiento siempre en conducción) No se precisan líneas GND: Reducción drástica del tamaño de la celda. Menores prestaciones que la NOR ROM (t BL ↑↑)

14 Diseño de Circuitos Integrados para Comunicaciones Circuito equivalente de la celda ROM basada en puertas NOR CMOS Tecnología de 1.2 μm (λ = 0.6 μm) r= c1= c1= c2=c2= c’ 1 = c’ 2 = r’= Respuesta temporal dominada por las interconexiones:. WL: Poly con R □ relativamente alta: línea RC distribuida. BL: Metal (R<<): modelo puramente capacitivo Modelo para NOR ROM

15 Diseño de Circuitos Integrados para Comunicaciones Circuito equivalente de la celda ROM basada en puertas NAND CMOS WL: Poly con R□ relativamente alta: línea RC distribuida BL: En el peor caso, larga cadena de transistores en ON: línea RC distribuida Tecnología CMOS 1.2 μm (λ = 0.6 μm) r = r’ = c 1 = c’ 1 = c 2 = c’ 2 = Modelo para NAND ROM

16 Diseño de Circuitos Integrados para Comunicaciones Retardo de Propagación de la celda ROM basada en puertas NOR CMOS 1 r c 1 c2c2 c’ 2 c’ 1 9 5 t WL = 20 ns, t BL = 5-6 ns Similarmente, caso NAND: t WL = 12.7 ns, t BL = 1.3-2.3 μs (!!) Retardo de la línea de palabra: Supongamos el caso 512x512. El retardo de la línea rc distribuida que contiene M celdas puede aproximarse por las expresiones obtenidas en el Capítulo 1: Retardo de la línea de bit: Supongamos un tamaño de (2.4/1.2) para el dispositivo del pull-down y (8/1.2) para el pull-up. La línea de bit varía entre 5 V y 2.5 V. La respuesta de baja a alta puede calcularse de forma similar :

17 Diseño de Circuitos Integrados para Comunicaciones Disminución del retardo de la línea de palabra Ej: WSi 2, t WL = 4ns (A) Utilización de doble línea de palabra: en polisilicio y en metal (B) Utilización de un by-pass metálico (C) Utilización de siliciuros

18 Diseño de Circuitos Integrados para Comunicaciones Memoria ROM precargada basada en puertas NOR CMOS Para soslayar los inconvenientes de la lógica pseudo-NMOS Durante la precarga todos los transistores NMOS deben estar en OFF Los transistores PMOS de precarga pueden hacerse tan grandes como sea necesario, pero ello da lugar a una línea de reloj muy cargada

19 Diseño de Circuitos Integrados para Comunicaciones 3.2. Memorias de lectura-escritura no volátiles (NVRWM) Floating-gate avalanche-injection transistor (FAMOS) MOS → FAMOS: tox → 2 tox V TH programable (a) Sección transversal(b) Símbolo esquemático

20 Diseño de Circuitos Integrados para Comunicaciones Programación del transistor FAMOS Borrado de la EPROM: Iluminación U.V. (generación de pares e-h en el SiO 2 ) → off system Limitación: # ciclos programación/borrado ≤ 1000 Inyección por avalancha Al retirar el voltaje de programación queda carga atrapada La programación aumenta la tensión umbral, V T (~ 7 V)

21 Diseño de Circuitos Integrados para Comunicaciones Electrically-Erasable Programmable Read-Only Memory: FLOTOX (Floating Gate Tunneling Oxide) EEPROM ‘80 Programado: V T > V DD No programado: V T < V DD. Reversible, soporta hasta 10 5 ciclos.Transistor de acceso (V T depende de la carga inicial) → EEPROM mayor área que EPROM (a) Transistor Flotox (b) Característica I-V Fowler-Nordheim (c) Celda EEPROM durante la operación de lectura

22 Diseño de Circuitos Integrados para Comunicaciones Flash EEPROM ’89 INTEL (Combinación EPROM/EEPROM) Programación: Inyección por avalancha de electrones calientes (V GS = V DS = 12 V) Borrado: Mecanismo túnel Fowler-Nordheim (V G = 0, V S = 12 V)

23 Diseño de Circuitos Integrados para Comunicaciones Flash EEPROM ’89 INTEL (Combinación EPROM/EEPROM) MEMORIA FLASH CONVENCIONAL ARQUITECTURA NAND Bloque: 8 Kbytes (16 páginas de 512 bytes) Strings de 16 celdas V t < 0 = “1” V t > 0 = “0” PROGRAMACIÓN (ESCRITURA) Todos los transistores de una página son programados a la vez: Bit line = 0 V para “0”; 8 V para “1” Word line = 20 V para la página programada y 10 V para el resto. GSL “OFF” y SSL “ON” LECTURA I.PRECARGA de Bit Line II.SSL y GSL = 3.3. V III.Word line = 0 V (resto de WL a 4.5 V > Vt de todos los transistores. Todos los transistores del string están en ON, salvo el de la página actualmente seleccionada en caso de que contenga un “0” (Vt > 0) Se pueden conseguir densidades de más de 1 bit por transistor mediante una ajuste multinivel de la tensión umbral: 2 n niveles = n bits /transistor

24 Diseño de Circuitos Integrados para Comunicaciones Características de las NVM EPROM y FLASH: Comparables en densidad y prestaciones (tiempo de escritura y acceso) Perspectivas de futuro: - Flash - FRAM (Ferroelectric RAM) Condensadores de perovskita - MRAM (Magnetoresistive) RAM (IBM, 2000, 1 Kbit)

25 Diseño de Circuitos Integrados para Comunicaciones Características de las memorias no volátiles actuales

26 Diseño de Circuitos Integrados para Comunicaciones 3.3 Read-Write Memories (RAM) RAM estática (SRAM) - El dato permanece mientras haya alimentación - Gran tamaño (6 transistores por celda) - Rápida - Diferencial (dato y dato complementado) RAM dinámica (DRAM) - Requiere refresco - Pequeño tamaño (1 – 3 transistores por celda) - Lenta - Sólo dato, no dato complementado

27 Diseño de Circuitos Integrados para Comunicaciones Celda SRAM CMOS de 6-transistores

28 Diseño de Circuitos Integrados para Comunicaciones Análisis de la celda SRAM CMOS: Operación de escritura Escritura de un 0. Estado inicial: Q = 1, Suponemos Q = V DD /2 M6: Lineal M5: saturación M4: Lineal M1: Lineal (1)

29 Diseño de Circuitos Integrados para Comunicaciones Análisis de la celda SRAM CMOS: Operación de lectura Lectura de un 1. BL precargada a 1, precargada a 1 (2) ( 2) se opone a (1) que, sin embargo, no es de obligado cumplimiento R M5 >> R M1 Alternativa: Precargar a V DD /2

30 Diseño de Circuitos Integrados para Comunicaciones Layout de la celda SRAM CMOS de 6 transistores V DD GND Q Q WL BL M1 M3 M4M2 M5M6 Área elevada (1092 λ 2 ) : interconexiones y contactos (# 11.5) Líneas de bit en 2º nivel de metal

31 Diseño de Circuitos Integrados para Comunicaciones Celda SRAM con resistencia de carga (4 transistores) (Polisilicio no dopado: TΩ / ٱ) (No hay transiciones 0 → 1 en la lectura ) R L : Compensación de fugas (I L ≥ 10 -13 A) → Sustitución por TFT (Thin FilmTransistor) Disipación de potencia estática: R L debe ser grande Líneas de bit precargadas a V DD para mejorar t p

32 Diseño de Circuitos Integrados para Comunicaciones Características de la SRAM

33 Diseño de Circuitos Integrados para Comunicaciones Celda DRAM de 3 transistores (Intel ’70, 1 Kbit) Celda inversora → El refresco consiste en la lectura y escritura del dato invertido Memoria dinámica: precisa refresco (cada 1-4 ms) No hay restricciones en cuanto al tamaño de los dispositivos La lectura es no destructiva Cuando se escribe un “1”, el valor almacenado en el nodo X es V WWL -V TN

34 Diseño de Circuitos Integrados para Comunicaciones Layout de la celda DRAM de 3 transistores BL2BL1GND RWL WWL M3 M2 M1 Vía A = 576 λ 2 vs. 1092 λ 2 (SRAM)

35 Diseño de Circuitos Integrados para Comunicaciones Celda DRAM de 1 transistor Vpre C BL + V BIT C S = V BL (C BL + C S ) C BL = 10 -100 C S V BIT : Valor almacenado en X X Vpre = (1 -10) % │ΔV│~ 250 mV Ej: Cs = 50 fF, C BL = 1 pF → (Cs)/(Cs + C BL ) = 0.05 Escritura: Activando WL y BL C s se carga o se descarga Lectura: Redistribución de carga entre la línea de bit y C s

36 Diseño de Circuitos Integrados para Comunicaciones Características de la celda DRAM La celda DRAM de 1 Transistor requiere un amplificador sensor por cada línea de bit, debido a la redistribución de carga en la lectura. Al contrario de la SRAM, sólo dispone del dato, no del dato y su complementario. Debido a que la lectura es destructiva, se precisa refresco. La celda de 1 Transistor necesita la inclusión de un condensador que debe ser incluido explícitamente en el diseño (C S ≥ 30 fF). A causa de la transmisión incompleta, la escritura de un “1” no se lleva a cabo correctamente. Posible solución: conectar las líneas de palabra a una tensión superior a la alimentación.

37 Diseño de Circuitos Integrados para Comunicaciones Realización CMOS de la celda DRAM de 1 transistor BL WL (Vpoly >0) WL (a) Sección transversal (b) Layout Condensador: polisilicio-difusión Área grande

38 Diseño de Circuitos Integrados para Comunicaciones SEM del condensador de la celda DRAM

39 Diseño de Circuitos Integrados para Comunicaciones Realizaciones avanzadas de la celda DRAM de 1 transistor. Materiales de alta permitividad: Ta 2 O 5, HfO 2, ZrO 2 Cell Plate PolySi Capacitor Insulator Storage Node Poly 2nd Field Oxide Refilling Poly Si Substrate Condensador surco, “Trench Cell”Condensadores apilados, “Stacked-capacitor” Capacitor dielectric layer Cell plate Word line Insulating Layer IsolationTransfer gate Storage electrode Hasta 5 μm de profundidad 64 Mbits, Cs = 20-30 fF: 1-2 μ 2 (tecnología de 0.4 μ)

40 Diseño de Circuitos Integrados para Comunicaciones 4. Arquitectura periférica. Decodificadores. Amplificadores sensores. Buffers de entrada/salida. Circuitería de control temporal

41 Diseño de Circuitos Integrados para Comunicaciones 4.1 Decodificadores Decodificadores de fila Colección de 2 M puertas lógicas complejas Organizadas en una estructura densa y regular AND Decoder NOR Decoder 10 bits de selección: A 0 … A 9 2 10 = 1024 filas: 0 … 1023 1 puerta NOR de 10 entradas por fila. En lógica pseudo -NMOS o dinámica: 11 x 1024 = 11264 transistores ‾ WL 1023 = A 0 A 1 A 2 A 3 A 4 A 5 A 6 A 7 A 8 A 9 ‾ ‾ ‾ ‾ ‾‾‾‾‾ ‾ ‾

42 Diseño de Circuitos Integrados para Comunicaciones Decodificadores Dinámicos AoA1 00WL0 = 0 10WL1 = 0 01WL2 = 0 11WL3 = 0 AoA1 00WL0 = 1 10WL1 = 1 01WL2 = 1 11WL3 = 1 Conmutan 3 Conmuta 1 El retardo de propagación es un aspecto fundamental Decodificador NOR dinámico de 2 a 4 Decodificador NAND dinámico de 2 a 4 Dispositivos de precarga Precarga: Φ = 0, WL i = 1

43 Diseño de Circuitos Integrados para Comunicaciones Pre-decodificadores # Transistores: 6224 (55 % del original) Retardo: 25 % El desdoblamiento del decodificador en varios niveles da lugar a una realización más rápida y económica (5 bloques) 5 bloques de 4 puertas NOR de 2 entradas, y 1024 puertas NAND de 5 entradas. Si utilizamos tecnología CMOS para las NOR (4 transistores cada una) y NMOS para las NAND (6 transistores cada una): 1024*6+5*4*4 = 6224

44 Diseño de Circuitos Integrados para Comunicaciones Decodificadores de columna y de bloque basados en transistores de paso Ej: Decodificador 2 10 = 1024 → 1 2 10 NOR de 10 entradas + 2 10 transistores de paso # transistores: 2 10 * 11 + 2 10 = 12288 Ventajas: Velocidad (t pd no se suma al tiempo total de acceso a la memoria) Sólo se añade un transistor extra en el camino de la señal Desventaja: Número de transistores muy elevado

45 Diseño de Circuitos Integrados para Comunicaciones Decodificador de columna de 4 a 1 con estructura de árbol AoA1D 00BL0 10BL1 01BL2 11BL3 No requiere pre-decodificador # transistores: 2 k + 2 k-1 + … + 4 +2 = 2(2 k -1) Si k = 10, # 2046 Si k = 2, # = 2(2 2 – 1) = 6 Se reduce drásticamente el número de dispositivos El retardo aumenta cuadráticamente con el número de secciones → prohibitivo para elevado número de bits Soluciones: Buffers, dimensionamiento progresivo, combinación de estructuras en árbol y transistores de paso

46 Diseño de Circuitos Integrados para Comunicaciones Decodificador para registro de desplazamiento circular (Memorias de acceso controlado) FF tipo D en lógica C 2 MOS Sólo 1 bit en alta: “puntero” R: Reset (retorna el puntero a la primera posición)

47 Diseño de Circuitos Integrados para Comunicaciones 4.2 Amplificadores sensores Interesa hacer ΔV lo menor posible Es pequeña Es grande Solución: utilizar un amplificador sensor Pequeña transición Entrada Salida

48 Diseño de Circuitos Integrados para Comunicaciones Amplificador sensor diferencial. Ej: SRAM (Ganancia ≈ 10 ) Precarga e igualación WL i = 1 Lectura SE = 1 Amplificación (a) Esquema (b) Espejo de corriente (c) Alternativa: pull-up cruzados

49 Diseño de Circuitos Integrados para Comunicaciones Amplificador sensor basado en cerrojo EQ lo inicializa en su estado metaestable Una vez ha variado suficientemente la tensión, el amplificador sensor se habilita con SE La realimentación positiva fuerza a la salida a alcanzar rápidamente el punto de operación estable

50 Diseño de Circuitos Integrados para Comunicaciones Utilización de amplificador diferencial Problema: Establecer una referencia V ref adecuada

51 Diseño de Circuitos Integrados para Comunicaciones Arquitectura de línea de bit abierta X X L R Se requiere una perfecta simetría entre los lados izquierdo y derecho

52 Diseño de Circuitos Integrados para Comunicaciones Simulación SPICE: Proceso de lectura de la DRAM con celda auxiliar (Dummy cell) Dummy cell conectada a la línea de bit complementada t = 1 ns: lectura t = 2 ns: amplificación Cs = 50 fF, C BL = 0.5 pF →. Lectura de un 0 : Vpre – 220 mV. Lectura de un 1 : Vpre + 90 mV t (ns) (a) Lectura de un cero (b) Lectura de un uno (c) Señales de control

53 Diseño de Circuitos Integrados para Comunicaciones Amplificador Cascodo M3 M4 M2 M1 C BL BL C col C out Carga Dispositivo Cascodo Decodificador de columna Matriz EPROM

54 Diseño de Circuitos Integrados para Comunicaciones Circuitería Periférica Buffers de entrada/salida - Diseño de buffers en cascada - Tecnología BiCMOS. Mejora 23 % en retardo y 28 % en potencia respecto a CMOS l Circuitería de control temporal - Sincronización - Auto-temporización

55 Diseño de Circuitos Integrados para Comunicaciones Ej. de temporización: Sincronización en la DRAM Señales de reloj externas: de ellas se derivan las internas (EQ, PC, SE): RAS : Row-address strobe, CAS : Column-address strobe, W: read or write 24 restricciones temporales

56 Diseño de Circuitos Integrados para Comunicaciones Ej. de temporización: SRAM autotemporizada ATD (Address Transition Detection) Bus de datos, bus de dirección, R/W N monoestables NOR pseudo-NMOS Genera las señales internas (PC, SE)

57 Diseño de Circuitos Integrados para Comunicaciones 5. Fiabilidad y rendimiento (Y) En las memorias semiconductoras se logra altas prestaciones y elevada densidad de integración a costa de disminuir los márgenes de ruido. Por tanto, son muy sensibles al ruido (“Crosstalk”, ruidos en la alimentación…) La alta densidad de integración y el elevado tamaño del dado causan problemas de rendimiento: A: Área. Si A↑, Y↓ D: # de defectos/ cm 2 Actualmente, D: 1-5 cm -2 El rendimiento puede mejorar si se utilizan códigos de corrección de errores y redundancias.

58 Diseño de Circuitos Integrados para Comunicaciones Fuentes de ruido en la DRAM de 1 Transistor C cross electrode a -particles leakage C S WL BL substrate Adjacent BL C WBL α-α-

59 Diseño de Circuitos Integrados para Comunicaciones Ruido debido al acoplamiento de las líneas WL y BL. A. Acoplamiento WL-BL: Arquitectura de línea de bit abierta C BL y C WBL pueden variar a lo largo de la estructura

60 Diseño de Circuitos Integrados para Comunicaciones Arquitectura de línea de bit plegada W L0 y W LD cruzan ambas líneas de bit (complementada y sin complementar)

61 Diseño de Circuitos Integrados para Comunicaciones B. Acoplamiento BL-BL Arquitectura de línea de bit cruzada Peor caso: ΔVcross = 2(Cross/(Ccross + CBL))Vswing Pérdidas hasta 25% Se igualan las interferencias en las líneas de bit complementadas y sin complementar (Modo común) Arquitectura de línea de bit recta Arquitectura de línea de bit cruzada

62 Diseño de Circuitos Integrados para Comunicaciones Errores no recurrentes ni permanentes en DRAM. Causa: Partículas Alfa (Núcleos de He +2 ) y neutrones (rayos cósmicos) ≈ 10 μm (2 x10 6 n-p) 8 – 9 MeV Solución: Aumentar la capacidad de la celda ( > 30 fF) 1 partícula ~ 1 millón de portadores

63 Diseño de Circuitos Integrados para Comunicaciones Rendimiento Curvas de rendimiento para diferentes etapas de desarrollo de un proceso ([Veendrick92]) Causa de los fallos: Defectos del material y Variaciones en los procesos. Soluciones: Redundancias, Corrección de errores Código de Hamming)

64 Diseño de Circuitos Integrados para Comunicaciones Redundancia

65 Diseño de Circuitos Integrados para Comunicaciones Redundancia y corrección de errores DRAM de 16 Mbits

66 Diseño de Circuitos Integrados para Comunicaciones 6. PLA (Programmable Logic Array) AND-OR → NOR-NOR Plano AND Plano OR

67 Diseño de Circuitos Integrados para Comunicaciones PLA PSEUDO-ESTÁTICO Ejemplo: Si definimos: Podemos expresar:

68 Diseño de Circuitos Integrados para Comunicaciones PLA pseudo-estático A B C D

69 Diseño de Circuitos Integrados para Comunicaciones PLA Dinámico Plano AND: Φ AND = 0 Precarga Φ AND = 1 Evaluación Plano OR: Φ OR = 0 Precarga Φ OR = 1 Evaluación

70 Diseño de Circuitos Integrados para Comunicaciones Generación de la señal de reloj en un PLA dinámico autotemporizado Precarga Evaluación Invierte tras un retardo A B Φ AND =0 sólo si A=1 y B=0 Sólo =0 si A=1 y B=0 (a) Señales de reloj (b) Circuitos de generación temporal

71 Diseño de Circuitos Integrados para Comunicaciones Generación de Φ OR Dummy AND row Φ AND W p ↑↑ Φ OR Carga instantánea Descarga retardada Φ AND Φ OR ΔtΔt ΔtΔt

72 Diseño de Circuitos Integrados para Comunicaciones PLA Layout V DD GND A C B NC GND Φ (1)(2) Lógica dinámica (1) y (2): Transistores de paso:Conexión a GND controlada por Φ V DD Φ Pseudo NMOS A C B NC f 0 f 1 x 0 x 0 x 1 x 1 x 2 x 2 Pull-up devices

73 Diseño de Circuitos Integrados para Comunicaciones 7. Memoria Flash de 1 Gbit From [Nakamura02] Sense Latches (1024 + 32) x 8 Data Caches (1024 + 32) x 8 Sense Latches (1024 + 32) x 8 Data Caches (1024 + 32) x 8

74 Diseño de Circuitos Integrados para Comunicaciones Memoria Flash de 1 Gbit (2002) Dos bloques de 512 Mbits cada uno Cada bloque dispone de 1024 módulos Cada módulo consta de 16896 x 32 bits ( 16896 x 1024 x 32 = 553.648.128 ) “Charge pump”: proporciona on chip los altos voltajes (con bajas corrientes) necesarios para el efecto túnel F-N. Tamaño del chip: 10.7 mm x 11.7 mm = 125.19 mm 2 “Página de memoria”: # de bits que pueden ser leídos/escritos en un ciclo. Tamaño de la página: 2 Kbits (2112 bits). Organización: 1024 bloques x 64 páginas x 8 bits x 2112 (bits/página) Tiempo de programación: 200 μ s/página. 1 página: 2 Kbits → 200 μs / 2000 bits; 1μs / 10 bits→ 10 Mbits/s

75 Diseño de Circuitos Integrados para Comunicaciones Escritura en la Memoria Flash Read level (4.5 V) Number of cells 10 0 0V1V2V Vt of memory cells 3V4V 10 2 4 6 8 Evolution of thresholds Final Distribution From [Nakamura02] = = Evolución de la tensión umbral Distribución final # celdas Nivel de lectura (4.5 V)

76 Diseño de Circuitos Integrados para Comunicaciones Memoria NAND - Flash de 1Gbit y 125mm 2 10.7mm 11.7mm 2kB Page buffer & cache Charge pump 16896 bit lines 32 word lines x 1024 blocks From [Nakamura02]

77 Diseño de Circuitos Integrados para Comunicaciones Memoria NAND - Flash de 1Gbit y 125mm 2 Tecnología 0.13  m p-sub CMOS triple-well 1poly, 1polycide, 1W, 2Al Tamaño de la Celda 0.077  m2 Tamaño del Chip 125.2mm2 Organización 2112 x 8b x 64 page x 1k block 1 página: 2Kbits Alimentación 2.7V-3.6V Duración del Ciclo 50ns Tiempo de lectura 25  s Tiempo de programación 200  s / page (10 Mbits/s) Tiempo de borrado 2ms / block Tecnología 0.13  m p-sub CMOS triple-well 1poly, 1polycide, 1W, 2Al Tamaño de la Celda 0.077  m2 Tamaño del Chip 125.2mm2 Organización 2112 x 8b x 64 page x 1k block 1 página: 2Kbits Alimentación 2.7V-3.6V Duración del Ciclo 50ns Tiempo de lectura 25  s Tiempo de programación 200  s / page (10 Mbits/s) Tiempo de borrado 2ms / block From [Nakamura02]

78 Diseño de Circuitos Integrados para Comunicaciones 8. Evolución de las Memorias Semiconductoras (hasta los años 90’s ) Tamaño de la memoria: x 4 cada tres años (nueva generación) Tecnología bipolar 100 bits. Años 60 DRAM de Tecnología CMOS 1 Kbit. Años 70

79 Diseño de Circuitos Integrados para Comunicaciones Evolución de las Memorias Semiconductoras (hasta 2000) From [Itoh01] 1 K1 G 19702000 6 órdenes de magnitud en 30 años A partir de 1995: Saturación

80 Diseño de Circuitos Integrados para Comunicaciones Evolución del área de la celda de Memoria (Efectos del escalado y de la innovación) From [Itoh01] Reducción del tamaño de la celda: Un factor > 3 cada generación (3 años) Además: El tamaño del dado se multiplica por 1.4 cada generación La densidad de integración se multiplica por un factor 4 cada generación

81 Diseño de Circuitos Integrados para Comunicaciones Evolución de las Memorias Semiconductoras Tamaño de la Tecnología para diferentes generaciones de SRAM L eff ( μm) 4 K → 3 μm 64 M → 0.25 μm