Introducción a VLSI DINÁMICA.

Presentación del tema: "Introducción a VLSI DINÁMICA."— Transcripción de la presentación:

1 Introducción a VLSI DINÁMICA

2 Dinámica Deducir tiempos de conmutación Rise time: 10% - 90%
Fall time: 90% - 10% Delay time: 50% entrada – 50% salida

3 Descarga de un nodo

4 Descarga en saturación
Comienza en saturación Cálculo del tiempo T1 entre 0.9 Vdd y fin de saturación (Vdd-Vt)

5 Descarga en triodo Comienza en triodo
Cálculo del tiempo T2 entre fin de saturación (Vdd-Vt) y 0.1 Vdd

6 Expresión total Considerando Para valores

7 Tiempo de descarga Conclusiones Proporcional a la capacidad de salida
La disminución de Vdd hace el circuito más lento Si se aumenta el transistor (Kn) se disminuye el tiempo

8 Tiempo de carga Diferencias Capacitor se carga desde Vss hasta Vdd
Análisis similar

9 Tiempo de carga: caso débil
Nivel lógico 1 débil Nodo de salida se carga desde Vss hast Vdd-Vt Transistor en saturación hasta Vdd-Vt

10 Tiempo de carga: caso débil
No se alcanza 90% Se calcula la transición 0% - 50%

11 Caso débil Expresión tiempo carga Descarga

12 Transiciones reales Señales de entrada
Tiempos de trepada y caída reales (>0)

13 Transistor: Modelo de resistencia
Reemplazar el transistor Modelo simplificado: resistor apropiado + llave ideal Motivación Herramienta de cálculo a mano alzada Modelo de simulación para grandes circuitos Cuando son equivalentes ?

14 Transistor: Modelo de resistencia
Resistencia equivalente Muchos criterios Tiempo de crecida/caída es el mismo

15 Transistor: Modelo de resistencia
Igualando para NMOS y PMOS

16 Transistor: Modelo de resistencia
Caso débil Resistencia Transistores

17 Capacidades de un transistor MOS

18 MOSFET Capacitances: Gate-Bulk
* a) b) c) Gate-Bulk capacitance dominates Depending on the operation mode this capacitance changes a) cut-off: no charge. Appers directly as Cgb b) resistive: channel acts as a shield, Cgb=0. Capacitance distributes between drain and source c) saturation: Cgd and Cgb are zero. All capacitance is Cgs Digital Design: Saturation and cut-off are the most important * "Adapted from Digital Integrated Circuits, by Rabaey et. al. Copyright 2003 Prentice Hall/Pearson."

19 Gate Capacitance Behavior
Capacitance as a function of VGS (with VDS = 0) Capacitance as a function of the degree of saturation * "Adapted from Digital Integrated Circuits, by Rabaey et. al. Copyright 2003 Prentice Hall/Pearson."

20 Gate Capacitance Summary
In cutoff, linear capacitor In triode, this C is splitted between S and D In saturation it is necessary to integrate the charge in the channel

21 MOSFET Capacitances: Overlap
x d L Polysilicon gate Top view Gate-bulk overlap Source n + Drain W Overlap capacitances are Cgso and Cgdo Values are given by unit width: * * "Adapted from Digital Integrated Circuits, by Rabaey et. al. Copyright 2003 Prentice Hall/Pearson."

22 MOSFET Capacitances: Diffusion
Channel-stop implant N 1 A Side wall Source W N D Bottom x Side wall j Channel L S Substrate N A * "Adapted from Digital Integrated Circuits, by Rabaey et. al. Copyright 2003 Prentice Hall/Pearson."

23 Cómputo de capacidades
Inversor Carga: otro inversor

24 Capacidad de entrada Tipos Gate-drain Gate-drain, Gate, Gate-source
Efecto de Miller

25 Capacidad de entrada Gate-drain Suponiendo saturación Solapamiento

26 Capacidad de entrada Gate-source Capacidad de gate en saturación

27 Capacidad de entrada Valor total

28 Capacidad de salida Capacidad propia + carga Propia o intrínseca
Gate-drain Juntura de Drain Capacidad no-lineal; depende de Vd

29 Capacidad de salida Juntura de drain Linealización
Criterio: misma variación de carga

30 Capacidad de salida Juntura de drain Tres componentes Valor total

31 Capacidad de salida Carga Valor Total
Inversor siguiente posee su salida fija (No Miller) También posee 1 transistor en corte y otro en triodo Valor Valor Total

32 Ejemplo Compuerta inversora

33 Ejemplo Tiempo de caída

34 Ejemplo Tiempo de trepada

35 Tarea Tecnología 0.35um Dados los parámetros de SPICE de MOSIS, hallar los tiempos correspondientes a una compuerta NAND2 y NOR2, asumiendo tamaños 6λ/2λ para los transistores NMOS y 10λ/2λ para los transistores PMOS