PROTOCOLO MSI SISTEMAS OPERATIVOS Profesor: Luis Alverto Sota Orellana Nombre: Yuver G. Ramirez Cespedes

MSI Protocol Hay tres procesadores. Cada uno lee / escribe el mismo valor desde la memoria, donde r1 significa lectura por el procesador 1 y w3 significa escritura por procesador 3. Por simplicidad, la ubicación de la memoria se conocerá como "valor". La secuencia de acceso a la memoria es: r1, r2, w3, r2, w1, w2, r3, r2, r1

P1 quiere leer el valor. El caché no lo tiene y genera un BeaRd para los datos. El controlador de memoria principal proporciona los datos. Los datos entran en la memoria caché en el estado compartido. P1P3 P2 Snooper PrRd BusRd r1 valueS Main Memory

P1P3 P2 Snooper valueS PrRd BusRd r2 valueS P2 quiere leer el valor. Su caché no tiene los datos, por lo que coloca un BiRd para notificar a otros procesadores y solicitar los datos. El controlador de memoria proporciona los datos. Main Memory

P1P3 P2 Snooper valueS w3 valueS P3 quiere escribir el valor. Coloca un BusRdX para obtener acceso exclusivo y la copia más reciente de los datos. Los cachés de P1 y P2 ven el BusRdX e invalidan sus copias. Debido a que el valor aún está actualizado en la memoria, la memoria proporciona los datos. PrWr BusRdX II valueM Main Memory

P1P3 P2 Snooper valueM I r2 valueI P2 quiere leer el valor. El caché de P3 tiene la copia más actualizada y lo proporcionará. El caché de P2 pone un BusRd en el bus. El caché de P3 fisgonea esto y cancela el acceso a la memoria porque proporcionará los datos. La memoria caché de P3 vacía los datos al bus. PrRd BusRd SS Flush

P1P3 P2 Snooper valueS I w1 valueS P1 quiere escribir en su caché. El caché coloca un BusRdX en el bus para obtener acceso exclusivo y el valor más actualizado. La memoria principal no está obsoleta, por lo que proporciona los datos. Los fisgones para P2 y P3 ven el BusRdX e invalidan sus copias en el caché. PrWr BusRdX IIM Main Memory

P1P3 P2 Snooper valueI M w2 valueI P2 quiere escribir el valor. Su caché coloca un BusRdX para obtener acceso exclusivo y la copia más reciente de los datos. El snooper de P1 ve el BusRdX y vacía los datos al bus. Además, invalida los datos en su caché y cancela el acceso a la memoria. PrWr BusRdX IM Flush Main Memory

P1P3 P2 Snooper valueI I r3 valueM P3 quiere leer el valor. Su caché no tiene una copia válida, por lo que coloca un BusRd en el bus. P2 tiene una copia modificada, por lo que vacía los datos en el bus y cambia el estado de los datos de caché a compartidos. El color cancela el acceso a la memoria y actualiza los datos en la memoria también. PrRd BusRd Flush SS

P1P3 P2 Snooper valueS I r2 valueS P2 quiere leer el valor. Su caché tiene una copia actualizada. No es necesario realizar ninguna transacción de bus ya que no hay falta de caché. PrRd Main Memory

P1P3 P2 Snooper valueS I r1 valueS P1 quiere leer el valor. El caché no lo tiene, por lo que coloca un BusRd en el bus para los datos. El controlador de memoria proporciona los datos ya que tiene una copia actualizada. Los datos entran en la memoria caché en el estado compartido. PrRd BusRd S Main Memory

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