Procesador Intel Pentium II®

Introduccion El pentium II es el sucesor de la linea de procesadores intel386, intel486 pentium y pentium pro. Al igual que el Pentium Pro esta dentro de la familia P6 Incorpora tecnologia MMX Usa la misma tecnología de bus que el pentium Pro

Caracteristicas Fue introducido en 1997 Arquitectura P6 o de ejecución dinámica Se presentaron diferentes procesadores con diferentes frecuencias de reloj Contiene 7.5 millones de transistores Amplitud de registro de 32 bits Bus de datos de 64 bits Bus de cache de 128 bits Bus de direcciones de 36 bits Puede direccionar 64 GB de memoria

Mas características Unidad de punto flotante 80 bits Cache L1 de 32K (16 datos 16 instrucciones) Cache L2 de 512K Soporte multiprocesadores (2 o 4) dependiendo de la versión Velocidades en las que se presento 233, 266, 300, 333, 350, 400 MHZ Votaje de operación de 2.8 y 2.2 dependiendo del modelo Reglas de diseño 0.35 o 0.25 micras dependiendo del diseño

Tipos de Pentium II PII a 233, 266, 300 y 333 MHZ SEC Compatible binariametne con los procesadores anteriores Microarquitectura de ejecución dinámica Arquitectura del bus independiente, bus del sistema dedicada separada y bus interno de cache da alta velocidad Combina el poder del Pentium pro con teconologia MMX Optimizado para aplicaciones de 32 bits Cache 16K de datos y 16K de instrucciones Cache L2 de 512K Multiprocesador ( 2) con 64GB de memoria física Código de corrección de errores del bus.

PII PII a 350, 400 y 450 MHZ SEC Compatible binariametne con los procesadores anteriores Microarquitectura de ejecución dinamica Arquitectura del bus independiente, bus del sistema dedicada separada y bus interno de cache da alta velocidad Combina el poder del Pentium pro con teconologia MMX Optimizado para aplicaciones de 32 bits Cache 16K de datos y 16K de instrucciones Cache L2 de 512K Multiprocesador ( 2) con 64GB de memoria física Codigo de correccion de errores del bus.

PII Xeon 400 y 450 MHZ SEC para servidores y estacionces de trabajo Compatible binariamente con procesadores del anteriores anteriores Microarquitectura de ejecución dinámica Arquitectura del bus independiente, bus del sistema dedicada separada de 100 mhz y bus interno de cache a la velocidad del núcleo del procesador Combina el poder del Pentium pro con teconologia MMX Optimizado para aplicaciones de 32 bits Cache 16K de datos y 16K de instrucciones Cache L2 de 512K, 1M y 2M Multiprocesador ( 4) con 64GB de memoria física Codigo de correccion de errores del bus.

Recordando al P6 Recordemos que es la ejecución dinamica... Se tienen tres maquinas independientes unidas por el instruction pool El proceso de busqueda se ejecuta en orden El proceso de ejecución se ejecuta en desorden si no hay dependencias anteriores El proceso de retiro se ejecuta en orden

En resumen La ejecución dinámica mezcla: Ejecución especulativa Ejecución en desorden Predicción de bifurcación Todo lo anterior en una canal de distribución en orden.

¿Como esta constituido el canal(pipeline) de ejecución del PII?

Canal PII El canal del PII esta constituido por tres partes: Front end de repartición (en orden) Nucleo (fuera de orden) Unidad de retiro (en orden)

Algo importante Dado que la ejecución dinamica ejecuta las instrucciones fuera de orden, es necesario asegurarse que suficientes ops esten listas para su ejecucíon La correcta predicción y la decodificación rápida son esenciales para obtener un mejor rendimiento.

Unidad de retiro

BTB 0, 1 -Donde se almacenan las predicciones obtenidas IFU0 -Unidad de cache de instrucción IFU1 -En esta etapa los paquetes de instrucción de 16 bytes son buscados IFU2 -Predecodificación de instrucción ID0 -Decodificador de instrucción ID1 -Etapa de decodificación RAT -Tabla de colocación de registros Register Allocation Table

Estación de reserva

En la estacion de reserva Aquí son enviadas despues de ser decodificadas En esta estación comienza el núcleo de ejecución Los datos y operandos deben de estar disponibles

Caches El PII con MMX tiene Dos caches de 16K datos e instrucciones Linea de cache de 32 bytes de longitud El cache de datos puede sera accesado simultaneamenta por un comando de carga y almacenamiento siempre y cuando la referencia sea distinta El retraso por el cache es de 10 ciclos de reloj

Sistema de Bus El PII practicamente tiene el mismo principio del bus que el pentium pro y soporta diferentes señales. Soporta APIC y TAP

Señales de control de ejecución Controlan la ejecución e inicializacion del procesador Reloj del bus Inicializacion Descarga o purga Paro de reloj Sleep Comunicación de interripcuiones en interprocesador

Señales de arbitración Señales que arbitran el bus Pedido del agente del bus simetrico Pedido de la prioridad del agente del bus Bloqueo del siguiente pedido Asugurar o cerrar

Señales de pedido Señales para iniciar una transaccion Estrobo de direccion Pedido de comando Dirección Paridad de dirección Pedido de paridad

Señales de revision Provee resutaldos e informacion de los agentes del bus del sistema Mantener una linea de cache no modificada Ira a una linea de cache modificada Aplazar finalizacion de la transaccion

Señales de respuesta Dan informacion de la respuesta a un agente de petición Estatus de respuesta Paridad de respuesta Objetivo lista para escritura

Señales de respuesta de datos Controlan la transferencia de datos en el bus y dan el camino a los datos Dato listo Bus de datos ocupado Dato Proteccion de datos con ECC

Señales de error Proprocionan los errores del bus del sistema Inicializacion del bus Error del bus Error interno Error FCR Error de paridad de dirección

Señales de compatibilidad Contiene señales definidas para la compatibilidad de los procesadores con arquitectura intel Error de punto flotante Ignorar erro numerico Mascara 20 de direccion Manejo del sistema de interrupciones

Señales de diagnostico Señales para el monitoreo del desempeño del procesador Señales de punto de ruptura Monitor de desempeño Accesode prueba

Integridad de datos en PII El bus del sistema del pentium dos presenta las siguientes caracteristicas mantener la integridad de los datos Deteccion de error Reintento Correccion Proteccion de paridad para direcciones y señal de pedido Protocolo de proteccion en casi todas las señales de control Proteccion ECC para señales de datos

Estas caracteristicas puedes ser categorizadas como: Deteccion de errores internos del procesador Deteccion de error en el cache L2 y del nucleo de ejecución al cache L2 Deteccion de error de bus del sistema del PII Soporte FRC para el bus dels sistema del PII

Tipos de errores Los tipos de errores pueden ser: Error recuperable (RE): este error puede ser corregido mediante el reinteno o usando información ECC Error Irrecuperable (UE): este error no puede ser corregido pero solo afecta a un agente. Error Fatal (FE): el erro no puede ser corregido y puede afectar a mas de una gente.

Arquitectura de integridad de datos del sistema del bus del PII Los caminos de datos y de direcciones importantes estan protegidos por 10 bits de verificación. Paridad: protegen al bus de direcciones ECC(8 bits): protegen al bus de datos

Especificaciones mecanicas PII SEC(Single Edge Contact) cartucho que contiene al nucleo del procesador y cache L2 junto con otros elementos pasivos Conectado a la placa base mediante un conector de lado simple (slot 1)

Para el PII Xeon