Por César Marín

 Calculo del BER en el GBT ◦ Stratix II Audio/Video Dev. Kit ◦ Stratix II Signal Integrity Dev. Kit  Implementación del HDMP en Stratix II GX  PU ◦ Dumping PU Board ◦ Altera Stratix II  Producción de OMBs  Trabajo Futuro

 Se realizaron multiplex diseños para la inserción de errores en el GBT. Como resultado, se obtuvo que no se puede hacer la inserción en cualquier parte de los módulos que lo conforman.  Sophy Baron, me recomendó que para realizar el calculo del BER, era necesario crear una Memoria y calcular la latencia, para que al extraer los datos dela memoria, estuviese sincronizado con los datos extraídos antes del modulo de detección de errores.

 En este Dev Kit no fue posible implementar el GBT. ◦ Las unidades de HSI inferiores a 2Gbps ◦ Reloj externo de 120 Mhz

 Implementación del VER ◦ Se crearon módulos para el calculo del BER dinámico y estáticos, ubicados en la entrada al modulo de transmisión o recepción, a la entrada del módulo de RS o a su salida. ◦ Se implemento una memoria para almacenar los datos a ser transmitidos y se calculo la latencia para ser comparados con los datos recibidos y observar un posible error en la transmisión.  No se detectaron errores ◦ Se generó un contador que se incrementara automáticamente y es comparado con otro contador en la recepción  Después de 86,000 millones de iteraciones y de 8 días no se detectaron errores  Para el calculo del BER hay que aplicar formula de factibilidad y confianza con un 95%.

 Se realizó el diseño un modelo en RTL, cumpliendo con las especificaciones del fabricante, en la transmisión y recepción del CI HDMP1034/1032. ◦ Generación del Bit time, inferior a las especificaciones del fabricante. Frecuencia mínima de operación de los transceivers superior al del HDMP.

 El objetivo de esta actividad es reemplazar las tarjetas PU que realizan procesamiento DSP en el ROD por otra tarjeta que realice un procesamiento DSP en FPPGA incluyendo administración y gestión de los datos hacia y desde el VME. ◦ Softprocesor (NiOS) de altera o (microBlaze) en Xilinx

 APEX20K100 ◦ CPLD Obsoleto por Altera, incluyendo en sus versiones actuales del software quartus II. ◦ Gestión y control de datos procedentes del OMB  Recepción de datos en los HDMP  Almacenamiento en las fifos locales del Dumping  Transmisión de los datos almacenados en las fifos en el HDMP

 NiOS  Creación de una arquitectura de un softprocesor en (NiOS) ◦ En fase de prueba

 Se requiere fabricar 10 nuevas OMBs ◦ Presupuesto a varias fabricantes de PCBs  UVAX, Distron, Lab-circuit  Montaje teydisa

 Implementar HDMP en Virtex Xilinx  Testear (probar) la Optical Link Card ◦ Implementar la PU en esta tarjeta ◦ Probar otro fabricante (Xilinx)  Desarrollar una Dumping PU y PU para una FPGA en Altera y/o Xilinx.  Probar continuamente los últimos desarrollos en FPGA en Altera o Xilinx para el nuevo FrontEnd.  Gestión bibliográfica del proyecto ◦ Diseños del hardware / software ◦ Documentación.  Desarrollo Tarjetas con FPGAs multipropósitos, con múltiples puertos IO, con HSIO, y con conectores para ampliar con Daughter Boards y/o apilables.