Diseño de CIs I Capítulo 9:Test de CIs 1.¿Por qué es necesario testear los ASICs?: Evolución de los CIs. Necesidad del test 2.¿Cuándo?: Oblea, prototipo, serie. 3.¿Cómo testeamos (hardware)?:  Máquinas de test 4.¿Cómo testeamos (estrategias)?:  Test estructural vs test funcional  Modelos de fallos  Generación de vectores de test  Obtención (práctica) de la secuencia de vectores de test  Simuladores de fallos 1

Diseño de CIs I No basta con diseñar, hay que demostrar que el circuito… Es correcto  Es correcto y  está libre de fallos  está libre de fallos. 2 ¿Por qué?

Diseño de CIs I Test en las distintas “edades” del circuito. Los fallos hay que detectarlos en las primeras etapas.  Obleas ( → test en fábrica )  Prototipos ( → test en fábrica + diseñador )  Chips encapsulados, antes de montar en equipo ( → test de entrada )  Durante toda la vida activa del circuito ( ¿? ) 2.Test del CI encapsulado:  El test de CIs es difícil,…. muy difícil  Definiciones: verificación, test, caracterización  No se comprueba el funcionamiento del CI; se detectan fallos.  Diferencia entre test de funcionamiento y test estructural 3

Diseño de CIs I ¿Por qué es necesario testear los ASICs? 1.Prototipos : Para decidir si se produce la serie 2.Serie (test de entrada o test industrial) : Porque a cada etapa el coste de la corrección se multiplica por 10 ¿Es fácil testear un ASIC? NOOOOOR, debido a la desproporción entre “cantidad de electrónica” y puntos de acceso (pines de E/S). 4 En resumen …

Diseño de CIs I El chip DEBE... 1.Diseñarse de manera que sea testable (*) 2.Se deben generar los vectores de test (*) 3.Debe ser testado tanto a nivel de prototipos (*) como de serie (**). (*) Responsabilidad directa del diseñador (**) Responsabilidad compartida entre el diseñador y el “ingeniero de test” 5

Diseño de CIs I Test de funcionamiento -Test DC -Test AC Secuenciador y controlador Fuentes PMU Cargas D/C 1D/C 2D/C n Mesa de Test DUT 6 ¿Cómo?: ATE (Automatic Test equipment)

Diseño de CIs I Mesa de Test Pareja Driver/Comparador 7

Diseño de CIs I Concepto de ciclo de test ¿Qué significa exactamente decir que la salida es la esperada? 8

Diseño de CIs I i 1 i 2 i 3... i n o 1 o o m Entradas Salidas (1) Vector de test Conjunto de vectores de test VECTOR DE TEST ( 1) Si el pad es bidireccional, hay que indicar en cada vector si actúa como pad de entrada o de salida OBJETIVO: Definir un conjunto de vectores de test que garantice el buen funcionamiento del circuito. …. ¿cómo? 9 ¿Cómo?: Estrategia

Diseño de CIs I OBJETIVO TEST FUNCIONAL: TEST FUNCIONAL: Comprobar que el circuito funciona TEST ESTRUCTURAL: TEST ESTRUCTURAL: Comprobar que no se han introducido fallos durante la fabricación del circuito. Fallos (físicos): Pistas que se han cortocircuitado Pistas cortadas por culpa de impurezas Vías perforadas,…. Test estructural vs test funcional 10

Diseño de CIs I Modelo de fallos: Conjunto de fallos que se desea detectar Fallo: Defecto físico del circuito, producido durante la fabricación del mismo Fallo detectable: Defecto que, para al menos una combinación de valores de entrada produce al menos un valor de salida diferente al esperado Fallo indetectable: Fallo para el que no existe unos valores de entrada que provocan diferencias en la salida Hipótesis de fallos simples: En cada instante de tiempo, sólo ocurre un fallo en el circuito. Nunca ocurren dos fallos simultáneamente. Vector de test: Conjunto de valores de entrada y de las salidas esperadas. Si hay pads bidireccionales el vector debe incluir en qué sentido actúa el pad Cobertura de fallos: Test Estructural: Definiciones 11

Diseño de CIs I Objetivo: Crear un conjunto de vectores de test que detecten todos los fallos posibles ¿Qué fallos? : Modelos de fallos... Modelos de fallos -A nivel lógico : Stuck-at (líneas bloqueadas a 0 o a 1) -A nivel eléctrico: Shorts y opens de transistores - A nivel funcional 12

Diseño de CIs I Bloqueos (Stuck-ats) (1) G1 G4 (2) (3) (4) G2 G3 G5 G6 (8) (9) (5) (6) (10) (11) (12) (13) Método de la sensibilización de caminos : s-a-0 X 1. Set-up 1/0 2. Sensibilización de un camino y propagación de la señal de error X 0 1 1/0 3. Justificación 0 X 1/ x (1) (2) (3) (4) (8) (9) (11) (12) (13) x x x 1 x 1/0 1 1 x 0 x x 1 x 1/0 16 vectores de test posibles 13

Diseño de CIs I Reducción de fallos Fallos equivalentes  Dos fallos A y B son equivalente si cualquier vector de test que detecta A también detecta B, y viceversa.  Dicho de otra manera, los conjuntos formados por (1) todos los vectores de test que detectan A y (2) todos los vectores de test que detectan B son iguales. Fallos dominantes  Un fallo A domina a un fallo B si cualquier vector de detecte el fallo A también detecta el fallo B.  El conjunto formado por todos los vectores que detectan el fallo A es un subconjunto del conjunto de vectores que detectan el fallo B. 14

Diseño de CIs I Máquina de test Generación de vectores de test para cada fallo Definición del modelo de fallos (Lista de fallos) Simulación de fallos (*) Reducción de la lista de fallos ("Fault collapsing") Evaluación de la cobertura de fallos Suficiente Insuficiente (*) La simulación se realiza para obtener un conjunto mínimo de vectores de test Generación de vectores de test : El método teórico 15

Diseño de CIs I Generación de vectores de test : El método práctico Máquina de test Vectores de simulación Definición del modelo de fallos (Lista de fallos) Simulación de fallos Generación de vectores de test específicos para cada fallo Reducción de la lista de fallos (no siempre) Evaluación de la cobertura de fallos Suficiente Insuficiente 16

Diseño de CIs I Simuladores de fallos Circuito Modelo de fallos (lista de fallos) Conjunto de vectores de test Cobertura de fallos Lista de fallos no detectados Restricciones del ATE 17