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VHDL Carlos Augusto Fajardo Ariza Lenguajes de Descripción de Hardware Netlist: conjunto de instrucciones que indican el interconexionado entre los componentes.

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Presentación del tema: "VHDL Carlos Augusto Fajardo Ariza Lenguajes de Descripción de Hardware Netlist: conjunto de instrucciones que indican el interconexionado entre los componentes."— Transcripción de la presentación:

1 VHDL Carlos Augusto Fajardo Ariza Lenguajes de Descripción de Hardware Netlist: conjunto de instrucciones que indican el interconexionado entre los componentes de un diseño (lista de conexiones). HDL: Estos lenguajes permitieron solucionar el problema de describir un circuito NO por sus conexiones (Netlist) sino más bien por su funcionamiento.

2 VHDL Carlos Augusto Fajardo Ariza VHDLVHDL VHSIC HDL: Very High Speed Integrated Circuit HDL Principalmente toda descripción está compuesta por dos partes o unidades: La Entidad (ENTITY): Define el símbolo del circuito, es decir, sus entradas y salidas. En otras palabras es la caja negra que lo contiene. Arquitectura (ARCHITECTURE): Donde se define el funcionamiento del módulo definido en la entidad.

3 VHDL Carlos Augusto Fajardo Ariza EntidadEntidad Descripción de las entradas y salidas de un circuito de diseño.

4 VHDL Carlos Augusto Fajardo Ariza Declaración de Entidades SINTANXIS entity nombre_entidad is Port ( …. ); Port ( …. ); end nombre_entidad; Los puertos (Port ) definen las entradas y salidas del módulo. Todos los puertos que son declarados deben tener: 1.Nombre: para identificarlos 2.Modo: salida, entrada, etc. 3.Tipo: bit, entero,etc.

5 VHDL Carlos Augusto Fajardo Ariza Declaración de Entidades Modos IN: Señales de entrada a la entidad, son sólo de lectura, no puede asignarles ningún valor dentro del programa. OUT: Señales de salida de la entidad, no pueden leerse, es decir, no pueden ser usadas dentro de una descripción. INOUT: Puerto bidireccional, puede ser usado en el programa como escritura y lectura BUFFER: Se comporta como un terminal de salida con la diferencia que se puede leer.

6 VHDL Carlos Augusto Fajardo Ariza Declaración de Entidades Tipos El tipo de un puerto, o señal o variable, determina los valores que esta puede tomar: 1. Bit: Toma los valores 0 y 1 lógicos 2. Boolean: Define valores verdadero y falso en una expresión. 3. Bit_vector: representa un conjunto de bits. 4. Integer (entero): representa un número entero. 5. STD_LOGIC (standard logic):También llamado IEEE Std.1164 Multi- Valued 0, (Forcing 0): Cero lógico 1, (Forcing 1): Uno lógico Z, (High Impedance) - (Dont care) X,(Forcing Unknown) U (Uninitialized) Cuando no se asigna un valor inicial. W,(Weak Unknown) L, (Weak 0) H, ( Weak 1)

7 VHDL Carlos Augusto Fajardo Ariza Declaración de Entidades Sumador de un bit

8 VHDL Carlos Augusto Fajardo Ariza Declaración de Entidades Mux de 2 a 1

9 VHDL Carlos Augusto Fajardo Ariza Declaración de Entidades Sumador de cuatro bits

10 VHDL Carlos Augusto Fajardo Ariza Librerías y paquetes Declaración de entidades por medio de librerías y paquetes: Una librerías o biblioteca es una colección de unidades de diseño (paquete) compiladas previamente para su posterior uso. Su función es agilizar el diseño

11 VHDL Carlos Augusto Fajardo Ariza Declaración de Entidades Sumador de cuatro bits

12 VHDL Carlos Augusto Fajardo Ariza Arquitecturas La Arquitectura se define como la unidad de diseño que define el comportamiento de una entidad: VHDL ofrece un lenguaje para hacer el diseño de la arquitectura de la entidad a través de un algoritmo de programación, para que esta cumpla con la función deseada.

13 VHDL Carlos Augusto Fajardo Ariza Estilos de Programación Estilo funcional (comportamental): se describe la relación entre la entrada y salida del circuito sin importar cómo este organizado por dentro. Estilo por flujo de datos (RTL): se describe el flujo que tomarán los datos entre los módulos encargados de realizar las operaciones. Es un modelo que se aproxima más a la realidad del circuito. Las instrucciones son concurrente (ocurren al mismo tiempo). Estilo Estructural: Se describe una lista de interconexiones (Netlist) entre componentes.

14 VHDL Carlos Augusto Fajardo Ariza Estilo funcional (comportamental)

15 VHDL Carlos Augusto Fajardo Ariza Estilo por flujo de datos (RTL) En este estilo no importa el orden de las instrucciones pues todas ocurren al mismo tiempo

16 VHDL Carlos Augusto Fajardo Ariza Estilo por flujo de datos (RTL) de otra forma

17 VHDL Carlos Augusto Fajardo Ariza Estilo Estructural

18 VHDL Carlos Augusto Fajardo Ariza


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