Programación de sistemas reconfigurables

Programación de sistemas reconfigurables
DEPARTAMENTO DE ELECTRÓNICA DIVISIÓN DE ELECTRÓNICA Y COMPUTACIÓN CENTRO UNIVERSITARIO DE CIENCIAS EXACTAS E INGENIRÍAS UNIVERSIDAD DE GUADALAJARA M.C. Rubén E. Marmolejo

Temas del día Introducción a los lenguajes HDL Sintaxis de VHDL
Estructura Variables Modelos de programación Estructuras de control Sintaxis de Verilog. Estructuras de control. M.C. Rubén E. Marmolejo

Lecturas recomendadas
Circuit Design with VHDL Volnei A. Pedroni MIT Press Fundamentals of Digital Logic with VHDL Design. Stephen Brown Zvonko Vranesic McGrawHill Third edition M.C. Rubén E. Marmolejo

Introducción a los lenguajes HDL
Es cualquier lenguaje de una clase de lenguajes utilizado en la descripción y diseño formal de circuitos electrónicos y mas comúnmente de lógica digital. HDL (Hardware Description Language) Lenguaje que describe Hardware M.C. Rubén E. Marmolejo

AHDL ABEL AHPL Bluespec ELLA HHDL Hydra ParC JHDL KARL Lava Lola MyHDL PALASM PSHDL RHDL THDL++ VHDL Verilog M.C. Rubén E. Marmolejo

Verilog Segundo más común Mas fácil de enseñar Estándar IEEE VHDL Más común Más formal Estándar IEEE M.C. Rubén E. Marmolejo

Xilinx vs Altera M.C. Rubén E. Marmolejo

Altera M.C. Rubén E. Marmolejo

Xilinx M.C. Rubén E. Marmolejo

Aplicaciones M.C. Rubén E. Marmolejo

Dispositivos reprogramables M.C. Rubén E. Marmolejo

VHDL - VHSIC Hardware Description Language
VHSIC – Very High Speed Integrated Circuit Estructura VHDL Declaración de bibliotecas Declaración de entidad Cuerpo de la arquitectura M.C. Rubén E. Marmolejo Diagrama de la estructura de un archivo de VHDL

𝑋 =𝐴∙𝐵+ 𝐴+𝐵 Comportamental Estructural Modelos de programación (formas de programar) M.C. Rubén E. Marmolejo

Modelos de programación (formas de programar) 𝑋 =𝐴∙𝐵+ 𝐴+𝐵 Comportamental Estructural M.C. Rubén E. Marmolejo Implementación

Ejemplo de un diagrama lógico
VHDL - Entidad Ejemplo de un diagrama lógico M.C. Rubén E. Marmolejo La entidad define la cantidad y tipo de entradas que tendrá el sistema digital. ¿Cuántas entradas y salidas tiene el diagrama?

VHDL - Entidad ? Ejemplo de un entidad Entity Entidad_TACO is port (
a: in std_logic; b: in std_logic; f: out std_logic ); End Entidad_TACO; M.C. Rubén E. Marmolejo ?

VHDL - Bibliotecas ¿std_logic?
M.C. Rubén E. Marmolejo

Señales lógicas M.C. Rubén E. Marmolejo

Señales lógicas Fig1. Rangos de valores de una señal lógica
M.C. Rubén E. Marmolejo Fig1. Rangos de valores de una señal lógica

Señales lógicas M.C. Rubén E. Marmolejo Fig 2. Rangos de valores de una señal lógica en valores de voltaje.

VHDL - Bibliotecas ¿std_logic?
Las bibliotecas contienen definiciones y elementos útiles en el diseño de sistemas digitales por software. Como los valores lógicos necesarios para comunicar a un sistema digital. M.C. Rubén E. Marmolejo

VHDL - Bibliotecas '0' - 0 lógico.
Ejemplo de una biblioteca común en VHDL. Library ieee; Use ieee.std_logic_1164.all; Declaración de las representaciones de valores lógicos Ejemplo: std_logic M.C. Rubén E. Marmolejo 'Z' - alta impedancia. 'W' - señal débil 0 o 1. 'L' - señal débil 0. 'H' - señal débil 1. '-' - no importa. 'U' - valor sin inicializar. 'X' - desconocido. '0' - 0 lógico. '1' - 1 lógico. Ver

VHDL - Bibliotecas Bit ,1 Nibble 4 bits ( ) ,(0-15) , (0-F) Byte 8 bits ( ),(0-255) MSB LSB Posición 3 2 1 # 1∗ 2 3 =8 1∗ 2 1 =2 8 M.C. Rubén E. Marmolejo LSB MSB Posición 3 2 1 # 1∗ 2 0 =1 1∗ 2 2 =4 5 Ver

VHDL - Bibliotecas Library ieee; Ejemplo: std_logic
Use ieee.std_logic_1164.all; Ejemplo: std_logic ¿Cuál es el máximo valor en binario que puede representar una entrada o salida std_logic? M.C. Rubén E. Marmolejo Respuesta: 1 Ver

VHDL - Entidad ? Ejemplo de un entidad Entity Entidad_TACO is port (
a: in std_logic; b: in std_logic; f: out std_logic ); End Entidad_TACO; M.C. Rubén E. Marmolejo ?

VHDL - Bibliotecas Library ieee; Ejemplo: std_logic
Use ieee.std_logic_1164.all; Ejemplo: std_logic ¿Cómo puedo representar una nibble de información utilizando std_logic? M.C. Rubén E. Marmolejo Respuesta: con otro elemento de la biblioteca std_logic_vector Ver

VHDL - Bibliotecas 8 MSB LSB Posición 3 2 1 # Ver 1∗ 2 3 =8 1∗ 2 1 =2
# 1∗ 2 3 =8 1∗ 2 1 =2 8 M.C. Rubén E. Marmolejo Ver

VHDL - Bibliotecas 5 LSB MSB Posición 3 2 1 # Ver 1∗ 2 0 =1 1∗ 2 2 =4
# 1∗ 2 0 =1 1∗ 2 2 =4 5 M.C. Rubén E. Marmolejo Ver

VHDL - Bibliotecas+entidad: ejemplo
Entradas: botones, contactos, sensores, etc. Salidas: pantallas, bocinas, motores, etc. M.C. Rubén E. Marmolejo ¿# salidas? ¿# entradas? Decodificador BCD a 7 segmentos

Entradas: botones, contactos, sensores, etc. Salidas: pantallas, bocinas, motores, etc. M.C. Rubén E. Marmolejo ¿# salidas? ¿# entradas? Decodificador BCD a 7 segmentos

VHDL - bibliotecas+entidad: ejemplo
Entidad del diagrama anterior Entity Entidad_TACO is port ( BCD: in std_logic_vector(3 downto 0); SAL: out std_logic_vector(6 downto 0); ); End Entidad_TACO; M.C. Rubén E. Marmolejo

Código de ejemplo en VHDL de un circuito digital Biblioteca Entidad M.C. Rubén E. Marmolejo Arquitectura

Código de ejemplo en VHDL de un circuito digital Entidad Nombre: ? # entradas: ? # salidas: ? # tamaño entradas:? # tamaño salidas: ? Biblioteca M.C. Rubén E. Marmolejo Arquitectura

Código de ejemplo en VHDL de un circuito digital x1 A Biblioteca B A f M.C. Rubén E. Marmolejo x1 X2 F Arquitectura X1 B A

Código de ejemplo en VHDL de un circuito digital Biblioteca M.C. Rubén E. Marmolejo Arquitectura

Código de ejemplo en VHDL de un circuito digital Biblioteca ? M.C. Rubén E. Marmolejo Arquitectura ?

En VHDL no importa si se escribe con MAYúSCULAS o minúsculas Lenguaje C Int temperatura; Int Temperatura; VHDL Entity = eNTity = EnTiTy ≠ M.C. Rubén E. Marmolejo Son dos variables distintas

Código de ejemplo en VHDL de un circuito digital Biblioteca ? M.C. Rubén E. Marmolejo Arquitectura ?

VHDL - bibliotecas+entidad: ejercicio
Completa cada código de acuerdo al diagrama B A f Biblioteca Ejercicio1 M.C. Rubén E. Marmolejo Arquitectura

Completa cada código de acuerdo al diagrama x1 A Biblioteca TRETRE M.C. Rubén E. Marmolejo Arquitectura

Completa cada código de acuerdo al diagrama X1 B A Biblioteca TACO M.C. Rubén E. Marmolejo Arquitectura

Estructuras más completas X1 B A Biblioteca B X1 A M.C. Rubén E. Marmolejo Arquitectura

Estructuras más completas Biblioteca M.C. Rubén E. Marmolejo Arquitectura

VHDL - arquitectura Arquitectura. Define como funciona internamente el circuito o sistema digital. Sistema Digital Entradas Salidas Proceso M.C. Rubén E. Marmolejo Arquitectura Entidad Estructura VHDL

VHDL - arquitectura: modelo
𝑋 =𝐴∙𝐵+ 𝐴+𝐵 Comportamental Estructural La arquitectura define la forma de describir el circuito. M.C. Rubén E. Marmolejo

VHDL - arquitectura: ejemplo
M.C. Rubén E. Marmolejo Entradas Salidas Proceso

Library ieee; Use ieee.std_logic_1164.all; Entity TACO is port ( a: in std_logic; b: in std_logic; y: out std_logic ); End TACO; Architecture PUESTO of TACO is Begin y <= a and b ; End PUESTO; Biblioteca Entidad M.C. Rubén E. Marmolejo Arquitectura

Biblioteca Entidad M.C. Rubén E. Marmolejo Arquitectura

Nombre de arquitectura Nombre de entidad Inicio M.C. Rubén E. Marmolejo Fin Nombre de arquitectura

Estructura Variables y operadores Modelos de programación Estructuras de control Sintaxis de Verilog. Variables Estructuras de control. M.C. Rubén E. Marmolejo

VHDL - operadores Asignación Lógicos Aritméticos Relacionales
Desplazamiento Concatenación M.C. Rubén E. Marmolejo

VHDL - operadores en la vida diaria
Asignación M.C. Rubén E. Marmolejo A un cheque se le asigna un valor monetario. Ejemplo: cheque = $2, pesos

VHDL - operadores <= Asignación
En VHDL se utilizan para asignar valores a señales, variables y constantes. <= M.C. Rubén E. Marmolejo Asigna un valor a una señal

VHDL - operadores := Asignación
En VHDL se utilizan para asignar valores a señales, variables y constantes. := M.C. Rubén E. Marmolejo Asigna un valor a una variable o constante

VHDL - operadores => Asignación
En VHDL se utilizan para asignar valores a señales, variables y constantes. => M.C. Rubén E. Marmolejo Asigna valores a elementos individuales de un vector en conjunto con OTHERS.

VHDL - operadores Variable Constante
Una representación mediante etiquetas de un valor. Constante Un valor que no puede ser cambiado durante la implementación. Señal Conexiones externas que captura y representan datos reales e internas para conexiones. M.C. Rubén E. Marmolejo

VHDL - operadores <= Asignación Asigna un valor a una señal

VHDL - operadores := Asignación
Asigna un valor a una variable o constante M.C. Rubén E. Marmolejo

VHDL - operadores => Asignación W
Asigna valores a elementos individuales de un vector en conjunto con OTHERS. M.C. Rubén E. Marmolejo W 1 Posición

VHDL - operadores : ejercicio
Completa con el operador indicado la sentencia de VHDL W__ ‘0’; A __ ¨1191¨; D __ (OTHERs __ ‘0’); B __ D; Y __ B; G __ D; W, Y y G son señales A, B y C variables D es constante M.C. Rubén E. Marmolejo

Lógicos Los resultados de las operaciones lógicas son 2. Cierto o Falso M.C. Rubén E. Marmolejo

VHDL - operadores Lógicos
Se utilizan para realizar operaciones lógicas. Los datos DEBEN ser del tipo bit, std_logic o std_ulogic (obviamente con su respectivo modificador vector). M.C. Rubén E. Marmolejo NOT AND OR NAND NOR XOR XNOR

VHDL - operadores Compuertas lógicas

VHDL - operadores Ejemplo de operaciones lógicas 𝑌= 𝐴 +𝐵
𝑌= 𝐴 +𝐵 Y <= NOT a OR b ; -- esto es un comentario M.C. Rubén E. Marmolejo Y <=( NOT a) OR b ; -- mejor practica Y <= NOT ( a OR b) ; -- MAL!!!!!!!!

VHDL - operadores Ejemplo de operaciones lógicas 𝑌= 𝐴+𝐵 +𝐵𝐴
𝑌= 𝐴+𝐵 +𝐵𝐴 Y <= (not (A OR B)) or (B and A) ; M.C. Rubén E. Marmolejo

VHDL - operadores Ejercicio: traduzca al lenguaje VHDL las siguientes ecuaciones… 𝐷 0 … 𝐷 6 M.C. Rubén E. Marmolejo

Aritméticos M.C. Rubén E. Marmolejo

VHDL - operadores Aritméticos
Son utilizados para realizar operaciones aritméticas. Los datos pueden ser del tipo INTEGER, SIGNED, UNSIGNED o REAL. Si se agrega la biblioteca std_logic_signed o std_logic_unsigned también se pueden utilizar los operadores std_logic_vector. M.C. Rubén E. Marmolejo

VHDL - operadores Aritméticos + Suma - Resta * Multiplicación.
/ División. ** Potencia. MOD Módulo. REM Residuo. ABS Valor absoluto. M.C. Rubén E. Marmolejo Ver pagina 49 Volnei A.

VHDL - operadores Relacionales

VHDL - operadores Relacionales o de comparación
Son utilizados para hacer comparaciones los resultados son lógicos. = ¿Es igual a? /= ¿Es distinto de? < ¿Es menor qué? > ¿Es mayor qué? <= ¿Menor o igual qué? => ¿Mayor o cual qué? M.C. Rubén E. Marmolejo

VHDL - operadores Desplazamiento

VHDL - operadores Desplazamiento Son utilizados para desplazar datos.
sll desplazamiento lógico a la izquierda ¨1100¨ sll conlleva a ¨1000¨ srl desplazamiento lógico a la derecha ¨1100¨ sll conlleva a ¨0011¨ M.C. Rubén E. Marmolejo

sla desplazamiento aritmético a la izquierda ¨1100¨ sla conlleva a ¨1000¨ sra desplazamiento aritmético a la derecha ¨1100¨ sra conlleva a ¨1111¨ M.C. Rubén E. Marmolejo

rol desplazamiento aritmético a la izquierda ¨1100¨ rol conlleva a ¨1001¨ ror desplazamiento aritmético a la derecha ¨1100¨ ror conlleva a ¨0011¨ M.C. Rubén E. Marmolejo

VHDL - operadores Concatenación

VHDL - operadores Concatenación
Son utilizados para unir cadenas de bits. & M.C. Rubén E. Marmolejo Bitcat := bit0 & bit1 & bit2 & bit3;

VHDL - operadores Asumiendo las siguientes declaraciones de señales, conteste. M.C. Rubén E. Marmolejo X1 <= a & c ; x1 <= __________ X2 <= c & b ; x2 <= __________ X3 <= b XOR c ; x3 <= __________ X4 <= a NOR b(3); x4 <= __________

VHDL - operadores Asumiendo las siguientes declaraciones de señales, conteste. M.C. Rubén E. Marmolejo X5 <= b sll 2; x5 <= __________ X6 <= b sla 2 ; x6 <= __________ X7 <= b rol 2 ; x7 <= __________

VHDL - operadores Asumiendo las siguientes declaraciones de señales, conteste. M.C. Rubén E. Marmolejo X8 <= a AND NOT b(0) AND NOT c(1); x8 <= __________

VHDL - estructuras de control
Concurrentes Operadores When Generate Block Secuenciales Process Señales y variables If Wait Case M.C. Rubén E. Marmolejo Case e IF Case y When

Salidas Entradas Proceso Sistema combinatorio general Retroalimentación M.C. Rubén E. Marmolejo Salidas Entradas Proceso Sistema secuencial general

VHDL es un lenguaje concurrente. Sólo las instrucciones escritas dentro de un proceso, función o procedimiento son secuenciales. El bloque de estos conjuntos en su aspecto general es igualmente concurrente. M.C. Rubén E. Marmolejo

FPGA de bajo costo M.C. Rubén E. Marmolejo $850.00

VHDL - Las estructuras de control se analizaran cuando el tema sea apropiado de acuerdo a la planeación semanal. M.C. Rubén E. Marmolejo

Plan de curso (17 semanas)
Planeación de temas Introducción Combinatorio HDL+comb. Secuencial HDL+Secu. Vacaciones HDL+Sec. HDL+Mem. Aplicaciones Proyecto Ordinario Extraordinario I7268 1 2 M.C. Rubén E. Marmolejo 3 F

Plan de curso (17 semanas)
Actividades de aprendizaje I7268 Actividad 1. Introducción (Encontrar ecuaciones lógicas a partir de una tabla de verdad. Actividad 2. Analizar, simular y encontrar los parámetros principales de un circuito combinatorio. Actividad 3. Diseñar un sistema digital con un CPLD. BCD a 7 segmentos. Actividad 4. Simular códigos de ejemplos en HDL. Sumador completo. Actividad 5. Implementación y simulación de un sistema digital aplicado a un problema de la vida cotidiana. Actividad 6. Diseño y simulación de circuitos secuenciales (FF´s, FSM). Actividad 7. Diseño y simulación de contadores de maquinas de estado finitas aplicados a resolver problemas reales. Actividad 8. Diseño y simulación de contadores síncronos. M.C. Rubén E. Marmolejo

Verilog: introducción
M.C. Rubén E. Marmolejo Protoboard utilizado en el diseño digital.

Verilog: introducción
!Cuidado no olvides escribirlo en tu código. Seguro esto no se te olvidara, sólo por si acaso. No te olvides de los paréntesis. M.C. Rubén E. Marmolejo Palabras reservadas de Verilog. Nomenclatura utilizada en esta presentación

Verilog- arquitectura: ejemplo
M.C. Rubén E. Marmolejo Entradas Salidas Proceso

module Compuerta_AND ( input A, input B, output Y ); assign Y = A & B; endmodule M.C. Rubén E. Marmolejo

module Compuerta_AND (A, B, Y); input A; input B; output reg Y; or B) begin Y = A & B; end endmodule M.C. Rubén E. Marmolejo

module Compuerta_AND ( input A, input B, output Y ); assign Y = A & B; endmodule Tipo de entradas y salidas M.C. Rubén E. Marmolejo Funcionamiento

module Compuerta_AND (A, B, Y); input A; input B; output reg Y; or B) begin Y = A & B; end endmodule Tipo de entradas y salidas M.C. Rubén E. Marmolejo Funcionamiento

Verilog Temas Tipos de datos. Operadores. Ejemplos combinatorios.
Diseño concurrente. Diseño estructural. M.C. Rubén E. Marmolejo

Verilog: tipos de datos
Están diseñados para representar los elementos de transmisión y memoria encontrados en los sistemas digitales. M.C. Rubén E. Marmolejo

Valores lógicos 0 0 lógico o falso. 1 1 lógico o verdadero. X valor desconocido. Z estado de alta impedancia. M.C. Rubén E. Marmolejo

Representaciones numéricas binario Tamaño en bits: estándar 32 Apostrofe 8'b M.C. Rubén E. Marmolejo T'bX 2'b01 Valores de acuerdo al tamaño 4'b0010 b de binario

Representaciones numéricas hexadecimal Tamaño en bits: estándar 32 Apostrofe 8'hA = M.C. Rubén E. Marmolejo T'hX 8'hA1 = Valores de acuerdo al tamaño 8'hF2 = h de hexadecimal

Representaciones numéricas decimal Tamaño en bits: estándar 32 Apostrofe 8'd255 M.C. Rubén E. Marmolejo T'dX 16'd65_535 Valores de acuerdo al tamaño 8'd256 = d de decimal

Reg Net Parameter M.C. Rubén E. Marmolejo

Reg Net Parameter Representan variables. No necesariamente sintetizan flip-flops. Sólo se asignan en bloques always. M.C. Rubén E. Marmolejo Si le es asignado un valor en un bloque always con detección de flancos, infiere un flip-flop.

Representan distintas interconexiones eléctricas entre elementos de Hardware. Reg Net Parameter Existen 10 subtipos. M.C. Rubén E. Marmolejo No tienen memoria, excepto por trireg.

Wire Tri Tri0 Tri1 Trior Wand Wor Supply0 Supply1 trireg Reg Net Parameter M.C. Rubén E. Marmolejo

Representa constantes. Reg Net Parameter Se declara como: parameter ORDEN_TACO = 5; Puede ser sobre-escrita cuando un modulo es inicializado. M.C. Rubén E. Marmolejo No puede ser cambiada en la ejecución del sistema digital.

Representa constantes. Reg Net Parameter Se declara como: parameter ORDEN_TACO = 5; Se declara como: parameter ORDEN_TACO = 5; Puede ser sobre-escrita cuando un modulo es inicializado. M.C. Rubén E. Marmolejo No puede ser cambiada en la ejecución del sistema digital.

Verilog: tipos de datos, ejercicio.
Reg Net Parameter M.C. Rubén E. Marmolejo

Verilog: tipos de datos ejemplos
reg a; // un registro escalar wand w; // un net del escalar del tipo wand reg [3:0] v; // registro vector de 4-bits tri [15:0] busa; // bus de 16-bits tri-estado Trireg (small) storeit; /* un nodo de almacenamiento por carga de poca fueraza */ wire w1, w1; // 2 «cables» reg [4:0] x, y, z; // declara 3 registros de 5 bits M.C. Rubén E. Marmolejo

reg a; // un registro escalar wand w; // un net del escalar del tipo wand reg [3:0] v; // registro vector de 4-bits tri [15:0] busa; // bus de 16-bits tri-estado trireg (small) storeit; /* un nodo de almacenamiento por carga de poca fueraza */ wire w1, w1; // 2 «cables» reg [4:0] x, y, z; // declara 3 registros de 5 bits M.C. Rubén E. Marmolejo

reg a; // un registro escalar wand w; // un net del escalar del tipo wand reg [3:0] v; // registro vector de 4-bits tri [15:0] busa; // bus de 16-bits tri-estado Trireg (small) storeit; /* un nodo de almacenamiento por carga de poca fueraza */ wire w1, w1; // 2 «cables» reg [4:0] x, y, z; // declara 3 registros de 5 bits M.C. Rubén E. Marmolejo

Verilog- operadores Aritméticos Lógicos Relacionales Desplazamiento
Condicionales Concatenación M.C. Rubén E. Marmolejo

Verilog: operadores Aritméticos

Verilog- operadores Aritméticos
Son utilizados para realizar operaciones aritméticas. M.C. Rubén E. Marmolejo Valores negativos se toman en complemento a 2, pero se consideran sin signo en expresiones.

Verilog- operadores Aritméticos + suma - resta * multiplicación
/ división % modulo M.C. Rubén E. Marmolejo

Verilog- operadores en la vida diaria
Lógicos Los resultados de las operaciones lógicas son 2. Cierto o Falso M.C. Rubén E. Marmolejo

Verilog- operadores Lógicos
Se utilizan para realizar operaciones lógicas. 1 and 1 = 1 0 and X = 0 & AND ~& NAND M.C. Rubén E. Marmolejo 1 and 1 = 0 0 and X = 1

Se utilizan para realizar operaciones lógicas. 1 or X = 1 0 or 0 = 0 | OR ~| NOR M.C. Rubén E. Marmolejo 1 or X = 0 0 or 0 = 1

Se utilizan para realizar operaciones lógicas. A ≠ B = 1 A = B = 0 ^ XOR ~ ^ , ^ ~ XNOR M.C. Rubén E. Marmolejo A ≠ B = 0 A = B = 1

Se utilizan para realizar operaciones lógicas. !VERDADERO = FALSO ! Negación lógica && and lógica M.C. Rubén E. Marmolejo A && B = FALSO VERDE && VERDE = VERDADERO

Relacionales + lógicos
Verilog- operadores Relacionales + lógicos Se utilizan para evaluar relaciones. !VERDADERO = FALSO A && B = FALSO VERDE && VERDE = VERDADERO 4'b0010 && 4'b0011 = FALSE 4'b0010 & 4'b0011 = 4'b0010 ! Negación lógica && and lógica M.C. Rubén E. Marmolejo

Relacionales + lógicos
Verilog- operadores Relacionales + lógicos Se utilizan para evaluar relaciones. V || F || F = V || OR lógica == igualdad M.C. Rubén E. Marmolejo ROJO == ROJO = V

Verilog- operadores Relacionales Se utilizan para evaluar relaciones.
ROJO != ROJO = F != desigualdad == igualdad M.C. Rubén E. Marmolejo ROJO == ROJO = V

Verilog- operadores Desplazamiento
Se utilizan para desplazar información. M.C. Rubén E. Marmolejo

assign C = (4'b1100 >> 2);
Verilog- operadores Desplazamiento Se utilizan para desplazar información. >> desplazamiento a la derecha assign C = (4'b1100 >> 2); M.C. Rubén E. Marmolejo Valor de C. 1 3 2 Posición.

assign C = (4'b1010 << 2);
Verilog- operadores Desplazamiento Se utilizan para desplazar información. << desplazamiento a la izquierda assign C = (4'b1010 << 2); M.C. Rubén E. Marmolejo Valor de C. 1 3 2 Posición.

assign C = (4'b1010 <<< 2);
Verilog- operadores Desplazamiento Se utilizan para desplazar información. <<< desplazamiento aritmético izquierdo assign C = (4'b1010 <<< 2); M.C. Rubén E. Marmolejo Valor de C. 1 3 2 Posición.

assign C = (4'b1011 <<< 2);
Verilog- operadores Desplazamiento Se utilizan para desplazar información. <<< desplazamiento aritmético izquierdo assign C = (4'b1011 <<< 2); M.C. Rubén E. Marmolejo Valor de C. 1 3 2 Posición.

assign C = (4'b0111 >>> 2);
Verilog- operadores Desplazamiento Se utilizan para desplazar información. >>> desplazamiento aritmético derecho assign C = (4'b0111 >>> 2); M.C. Rubén E. Marmolejo Valor de C. 1 3 2 Posición.

assign C = (4'b1011 >>> 2);
Verilog- operadores Desplazamiento Se utilizan para desplazar información. >>> desplazamiento aritmético derecho assign C = (4'b1011 >>> 2); M.C. Rubén E. Marmolejo Valor de C. 1 3 2 Posición.

Verilog- operadores ?: Condicional Trabaja como en el lenguaje C.
Condición ? caso verdadero : caso falso ; M.C. Rubén E. Marmolejo

Verilog- operadores ?: Condicional
Si el resultado es verdadero se evalúa el caso verdadero. Si el resultado es falso se evalúa el caso falso. M.C. Rubén E. Marmolejo

Verilog- operadores ?: Condicional module ejemplo02 ( input wire sel,
input wire i0, i1, output wire out ); assign out = sel ? i0 : i1; endmodule M.C. Rubén E. Marmolejo

Verilog- operadores { , } Concatenación
Provee de una forma de crear buses. Expresa operando separados por comas y dentro de llaves. M.C. Rubén E. Marmolejo

Verilog- operadores { , } Concatenación
// Tomando las siguientes consideraciones. a = 1'b1, b = 2'b00, c = 2'b10, d = 3'b110 M.C. Rubén E. Marmolejo y = { b, c} // y valdrá 'b0010 y = { a, b, c, d, 3’b001} ’b

Verilog- operadores: ejercicio
{ , } Concatenación // Tomando las siguientes consideraciones. a = 1'b1, b = 2'b00, c = 2'b10, d = 3'b110 M.C. Rubén E. Marmolejo y = { a, b, c, d, 3’b001} ________________? y = { a, b[0], c[1]} ________________?

Verilog- operadores: solución
{ , } Concatenación // Tomando las siguientes consideraciones. a = 1'b1, b = 2'b00, c = 2'b10, d = 3'b110 M.C. Rubén E. Marmolejo y = { a, b, c, d, 3’b001} 11’b y = { a, b[0], c[1]} ’b101

Verilog- operadores: solución
{ { } } Replicador // Tomando las siguientes consideraciones. a = 1'b1, b = 2'b00, c = 2'b10, d = 3'b110 M.C. Rubén E. Marmolejo y = { 4{a} } // 4’b1111 y = { 4{a}, 2{b} } //8’

Operadores de asignación
Temas Tipos de datos. Operadores : asignación Ejemplos combinatorios. Diseño concurrente. Diseño estructural. M.C. Rubén E. Marmolejo

Blocking: Non-blocking Evaluación y asignación son inmediatos. = M.C. Rubén E. Marmolejo Todas las asignaciones son retrasadas hasta que las operaciones sean evaluadas. <=

Blocking: Evaluación y asignación son inmediatos. = (a or b or c) begin x = a | b; y = a ^ b ^ c; z = b & ~c; end M.C. Rubén E. Marmolejo // Se evalúa y asigna a x // Se evalúa y asigna a y // Se evalúa y asigna a z

Todas las asignaciones son retrasadas hasta que las operaciones sean evaluadas. Non-blocking <= (a or b or c) begin x <= a | b; y <= a ^ b ^ c; z <= b & ~c; end M.C. Rubén E. Marmolejo // Se evalúa pero retrasa la asignación de x // Se evalúa pero retrasa la asignación de y // Se evalúa pero retrasa la asignación de y // Se asigna x, y y z con sus valores nuevos

Blocking vs Non-blocking
1 A B ideal real Transición de señales lógicas A B C w y M.C. Rubén E. Marmolejo

1 A B real Transición de señales lógicas C w y w = a & b y = w | c Blocking: Evaluación y asignaciones inmediatas a = b b = a M.C. Rubén E. Marmolejo Non-blocking: asignación con retardo hasta evaluar todo a <= b b <= a w <= a & b y <= w | c ¿Cuándo utilizarlo? Secuencial Combinatorio

Temas Tipos de datos. Operadores : asignación Ejemplos combinatorios. Diseño concurrente. Diseño estructural. M.C. Rubén E. Marmolejo

Ejemplos combinatorios
Temas Bloque Ejemplo # 1 Ejemplo # 2 Ejemplo # 3 Ejercicio # 1 Ejercicio # 2 Ejercicio # 3 M.C. Rubén E. Marmolejo

Bloque always@ always@
Son utilizados para describir eventos que pasarían bajo ciertas circunstancias. Sintaxis: M.C. Rubén E. Marmolejo de sensibilidad) begin … elementos end

(a or b or c or d) begin b <= a; c <= b; d <= c; end (a or b or c or d) begin b = a; c = b; d = c; end M.C. Rubén E. Marmolejo d = ? d = ?

Ejemplos combinatorios: # 1
𝐹=𝑋∙𝑌+ 𝑍 M.C. Rubén E. Marmolejo

Dibuja el diagrama lógico 𝐹=𝑋∙𝑌+ 𝑍 M.C. Rubén E. Marmolejo

𝐹=𝑋∙𝑌+ 𝑍 ¿Combinatorio o secuencial? ¿Cuántas entradas? ¿Cuántas salidas? ¿Tamaño de entradas o salidas? ¿Qué operadores necesita? M.C. Rubén E. Marmolejo

module ejemplo02 ( input wire X, input wire Y, input wire Z, output F ); assign F = ( X & Y ) | (~Z); endmodule Solución por comportamiento 𝐹=𝑋∙𝑌+ 𝑍 M.C. Rubén E. Marmolejo

𝐹=𝑋∙𝑌+ 𝑍 Ejemplos combinatorios: # 1 Solución por estructura Código de compuerta AND Código de compuerta OR Código del circuito M.C. Rubén E. Marmolejo Código de compuerta NOT

module AND2gate(A, B, F); input A; input B; output F; reg F; (A or B) begin F <= A & B; end endmodule 𝐹=𝑋∙𝑌+ 𝑍 M.C. Rubén E. Marmolejo

module OR2gate(A, B, F); input A; input B; output F; reg F; (A or B) begin F <= A | B; end endmodule 𝐹=𝑋∙𝑌+ 𝑍 M.C. Rubén E. Marmolejo

module NOTgate(A, F); input A; output F; reg F; (A) begin F <= ~A; end endmodule 𝐹=𝑋∙𝑌+ 𝑍 M.C. Rubén E. Marmolejo

module circuito(X, Y, Z, Fout); input X, Y, Z; output Fout; reg Fout; wire w1, w2; AND2gate AND2gate_1(X, Y, w1); NOTgate1 NOTgate1_1(Z, w2); OR2gate OR2gate_1(w1, w2, Fout); endmodule 𝐹=𝑋∙𝑌+ 𝑍 M.C. Rubén E. Marmolejo

Ejercicio combinatorios: # 1
𝐹= 𝑉 ∙𝑊∙𝑌+ 𝑍 ∙Y Diagrama Tabla de verdad #entradas #salidas Operaciones Código de comportamiento M.C. Rubén E. Marmolejo

Ejemplos combinatorios: #

Definición del tipo de entradas/salidas. M.C. Rubén E. Marmolejo Numero ? Tamaño ? Nombre ? Tipo ?

Bloque always ¿Sensibilidad? ¿Qué incluye? M.C. Rubén E. Marmolejo

Bloque case ¿Sensibilidad? Sel = 3’b011 Sel = 3’b111 M.C. Rubén E. Marmolejo

M.C. Rubén E. Marmolejo Diagrama lógico que infiere la síntesis del código anterior.

Diseño concurrente. Diseño estructural. Sentencias de control. M.C. Rubén E. Marmolejo

Sentencias de control Sentencia IF Sentencia case

Sentencia IF M.C. Rubén E. Marmolejo

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