Vista General del Funcionamiento del Computador y sus Interconexiones

Presentación del tema: "Vista General del Funcionamiento del Computador y sus Interconexiones"— Transcripción de la presentación:

1 Vista General del Funcionamiento del Computador y sus Interconexiones
Gustavo A. Uribe G.

2 Hardware VS Software Tipos de programación
Hardware  VS Software ¿Cuales son las diferencias entre la programación por hardware y software? ¿Porque el programa almacenado? ¿Es la programación por hardware obsoleta? Antes de tener el programa almacenado, las maquinas se programaban por hardware es decir conectando y desconectando dispositivos. Hoy en día este tipo de programación existe pero solo los diseñadores de hardware (como procesadores) la utilizan, conectando módulos lógicos o transistores. Este tipo de programación es obsoleta, dada su inflexibilidad, ya que para cada aplicación necesitaríamos definir un nuevo hardware. Por eso se definieron un conjunto limitado de códigos que indican las operaciones que puede hacer la máquina (opcode), los cuales son puestos secuencialmente en la memoria. Ha esto es lo que conocemos hoy en día como software.

3 Tipos de programación

4 Estructura General de un Computador
I/O AR: Indica la dirección asignada al dispositivo de entrada o salida que se quiere leer o escribir. En otras palabras indica el dispositivo que se desea leer o escribir. I/O BR: Contiene los datos que se lee o se escriben de uno de los dispositivos de entrada o salida. Dentro de la unidad de ejecución encontramos la unidad de control y la unidad aritmético lógica (ALU).

5 Funcionamiento General de un computador
El diagrama aquí mostrado es una máquina de estados general del computador. HALT: Estado de muerte o paro del computador.

6 Funcionamiento General de un computador
Diagrama de estados un poco más detallado. Instruction fetch: Trae de la memoria la instrucción a ejecutar. Instruction opeation decoding: Interpreta la instrucción a ejecutar (Interpreta el opcode). Operand address calculation: define la dirección del operando, basado en los modos de direccionamiento (se verá más adelante). Operand fetch: Obtiene el valor del operando desde la memoria, en caso de ser varios operandos. Data Operation:  Realiza la operación indicada con los datos obtenidos de la memoria. Operand addres calculation: Calcula la dirección en la cual se debe entregar el resultado, dependiendo de los modos de direccionamiento. Operand store: Se almacena el resultado en la memoria.

7 Interrupciones

8 Interrupciones El manejar interrupciones permite que el programa no deba esperar a que el dispositivo de entrada y salida termine su operación. El manejo de interrupciones es controlado por el procesador y el sistema operativo. Ampliar con Capitulo 7 del libro.

9 Múltiples Interrupciones

10 Múltiples Interrupciones

11 Múltiples Interrupciones
Cada dispositivo de entrada o salida tiene un nivel de prioridad. Los niveles de prioridad para este caso son: Impresora =2 Comunicaciones = 5 Disco = 3

12 Sistemas de buses Es un medio compartido de transmisión, por tanto un dato enviado por un dispositivo esta disponible para todos los demás.  Si dos dispositivos transmiten al mismo tiempo las señales se sobrepondrán y serán erróneas. Existen diferentes buses a diferentes niveles jerárquicos de computador. El o los buses que conectan los componentes principales (memoria, CPU,I/O) se le conoce como bus del sistema (system bus).

13 Estructura General de los Buses
¿Cual sería la dinámica de los buses durante los ciclos fetch y execute? Son las líneas de control las que coordinan la transmisión y recepción de la información, entregando la información al dispositivo adecuado.  Las líneas de control contienen también información de tiempo (timing) o lo que conocemos como sistema de reloj. Cada dispositivo que necesite comunicarse debe realizar una petición para usar el bus por medio de una señal de control.

14 Jerarquía de Buses

15 Jerarquía de Buses El "High-Speed Bus" también se le conoce como "Mezzanine" y el "expansión bus"  también se le conoce como "peripheral bus".

16 Tipos de Buses Dedicado Líneas separadas para datos y direcciones.
Multiplexado Líneas compartidas Línea de validación de datos o direcciones. La ventaja es que usa menos líneas Las desventajas son que se hace más complejo el control y se obtiene un menor rendimiento. La línea de validación, indica si es un dato valido o una dirección valida. Multiplexado significa que por un mismo medio se envían varias señales.

17 Arbitraje del Bus Centralizada
Usan un controlador de bus (Bus controller) o arbitro. Distribuida Cada dispositivo tiene un sistema lógico de acceso al bus En ambos métodos se escoge un maestro y un esclavo para cada transacción. El controlador de bus se encarga de indicar cual dispositivo puede usar el bus en un tiempo determinado.    

18 Coordinación (timing)
Asíncrona Síncrona Los eventos inician con el reloj del sistema El bus de control incluye una linea de reloj (clock) Todos los dispositivos pueden leer el reloj (clock) Usualmente se sincronizan en le evento de bajada (leading edge) Usualmente se usa un solo ciclo de reloj por evento. Es más fácil de implementar pero no permite obtener el mejor rendimiento cuando se tienen dispositivos de diversas velocidades.

19 Coordinación Síncrona

20 Coordinación Asíncrona - Read
La línea Acknowledge informa al procesador que la información ya esta disponible en las líneas de datos.

21 Coordinación Asíncrona -Write
La línea Acknowledge informa al procesador que la información ya fue escrita.

22 Ancho del Bus El ancho del bus de datos (número de líneas) determina el rendimiento del equipo. El ancho del bus de dirección determina la capacidad de memoria que se puede direccionar. El bus de datos determina el número de bits del sistema.

23 Tipos Transferencias de Datos
Todos los buses deben soportar  al menos las transferencias de lectura y escritura. El "access time" es el tiempo que tarda el dispositivo a ser leído para poner la respuesta correspondiente en el bus.

24 Bus PCI (Peripheral Component Interconnect)
Bus de alto ancho de banda Bus de procesador independiente Puede funcionar como "mezzanine" o como bus de periféricos (peripheral bus) El estándar actual permite usar hasta 64 lineas de datos y opera con un reloj de hasta 66 Mhz. Permite tasas de transferencia de hasta 528Mbytes/s. La implementación del Bus es económica. Soporta sistemas de un solo procesador o múltiples procesadores.

25 Bus PCI Coordinación síncrona Multiplexado Arbitraje centralizado
49 Pines obligatorios y 51 opcionales.

26 Bus PCI - Pines Obligatorios

27 Bus PCI - Pines Opcionales

28 Bus PCI La figura muestra la secuencia de señales durante una comando de lectura. a) Una vez el maestro a obtenido el control del bus, este puede comenzar la transacción poniendo en 0 el pin FRAME. Este se mantiene en 0 hasta que se este listo para completar la última fase de datos. El dispositivo iniciador fija la dirección de comienzo en el bus de direcciones.  El iniciador también pone el comando del lectura en las lineas C/BE. b) El dispositivo "target" (esclavo) lee la dirección presente en las lineas AD. c) El iniciador (meastro) sede el control de las líneas AD al dispositivo target. El iniciador cambia la información de C/BE, indicando las lineas AD que se usaran para transmitir la información solicitada. Por último pone en 0 el pin IRDY para indicar que esta listo para recibir los datos del esclavo. d) El dispositivo esclavo pone en 0 el pin DEVSEL indicando que ha reconocido la dirección y  responderá. Posteriormente fija los pines AD con la respuesta. El pin TRDY se pone en 0 indicando que hay un dato valido en las líneas AD. e) El maestro lee los datos puestos en AD y cambia los pines C/BE, como preparación para la siguiente lectura.

29 Bus PCI - Comandos Interrupt Acknowledge (Reconocer la interrupción)
Ciclo Especial  Lectura de I/O Escritura de I/O Lectura de Memoria Lectura de Línea de Memoria Lectura Múltiple de Memoria Escritura de Memoria Escritura de Memoria e Invalidación Configuración de Lectura Configuración de Escritura Ciclo Dual de Dirección Interrupt Acknowledge: Es un comando de lectura dirigido al controlador de interrupciones. Ciclo Especial:  Mensaje de "broadcast".  Los diferentes comandos de lectura indican, cuantos paquetes de datos se transfieren. Escritura de memoria e invalidación, usa la memoria cache en la escritura. Cada dispositivo puede tener 256 registros para configurarse durante el inicio del sistema. Ciclo Dual de Dirección se usa para indicar que el dispositivo iniciador usa 64 bits de direccionamiento.

30 Bus PCI - Arbitraje El estandar no indica un alogritmo específico para la arbitración, podría ser el primero en llegar o un sistema de prioridades.

31 Bus PCI - Arbitraje Señales de arbitraje para dos maestros.
Señales de arbitraje para dos maestros. a) El arbitro revisa si existe una petición de usar el bus. Como REQ de A esta en 0, implica que hay una petición del uso del bus por parte de A. b) El dispositivo B solicita el uso del bus PCI. c) Al mismo tiempo el pin GNT del dispositivo A se pone ne 0, entregándole el acceso a A. d) El maestro A pone en 0 FRAME indicando que el bus esta ocupado y que esta realizando una transacción. e) En la llegada del ciclo 3 el arbitro revisa las líneas REQ y toma la decisión de darle el control a B para la siguiente transacción. GNT-A pasa a 1 y GNT-B pasa a 0 permitiéndole el uso del bus. Sin embargo, B no puede usar el bus hasta que esté inactivo. f) El pin FRAME pasa 1 indicando que se inicia la transferencia de los últimos datos. g) En el pulso de reloj número 5, B encuentra a FRAME y a IRDY en 1, indicando que el bus esta inactivo, entonces inicia su transacción. Finalmente el control del bus es entregado al dispositivo A.

32 Organizaciones con bus PCI

33 Organizaciones con bus PCI
IDE: Integrated Drive Electronics SCSI: Small Computer System Interface ISA: Industry Standar Architecture

34 Organizaciones con bus PCI
En algunos procesadores actuales como el i7, el controlador de memoria viene integrado en el procesador. El Northbridge tiene 64 bits en el bus de datos para la arquitectura x86 y su velocidad oscila desde 66Mhz hasta 1Ghz.

35 Organizaciones con bus PCI

36 Gracias