Para el fragmento de código siguiente: lwr1, 0x1ac; r1=m[0x1ac] lwr2, 0xc1f; r2=m[0xc1f] addr3,r0,r0; r3=r0+r0 mulr4,r2,r1; r4=r2*r1 addr3,r3,r4; r3=r3+r4 addr5,r0,0x1ac; r5=r0+0x1ac addr6,r0,0xc1f; r6=r0+0xc1f subr5,r5,#4; r5=r5-4 subr6,r6,#4; r6=r6-4 sw(r5),r3; m[r5]=r3 sw(r6),r4; m[r6]=r4 y suponiendo que se pueden captar cuatro instrucciones por ciclo y emitir cuatro instrucciones por ciclo, indicar el orden en que se emitirán las instrucciones para cada uno de los siguientes casos:

a)Una ventana de instrucciones centralizada con emisión ordenada y alineada [4] mul r4,r2,r1 [3] add r3,r0,r0 [2] lw r2, 0xc1f [1] lw r1, 0x1ac [2] lwr2, 0xc1f [3] addr3,r0,r0 [4] mulr4,r2,r1 [5] addr3,r3,r4 [6] addr5,r0,0x1ac [7] addr6,r0,0xc1f [8] subr5,r5,#4 [9] subr6,r6,#4 [10] sw(r5),r3 [11] sw(r6),r4 [4]mulr4,r2,r1 Emite [1] Termina [3] Termina [2] Emite [4] Después de 6 ciclos Termina [4] [4]mulr4,r2,r1 [3] add r3,r0,r0 [2] lw r2, 0xc1f [4]mulr4,r2,r1 [3] add r3,r0,r0 [2] lw r2, 0xc1f *Termina [1] Emite [2] y [3]

a)Una ventana de instrucciones centralizada con emisión ordenada y alineada (continuación) [1] lwr1, 0x1ac [2] lwr2, 0xc1f [3] addr3,r0,r0 [4] mulr4,r2,r1 [5] addr3,r3,r4 [6] addr5,r0,0x1ac [7] addr6,r0,0xc1f [8] subr5,r5,#4 [9] subr6,r6,#4 [10] sw(r5),r3 [11] sw(r6),r4 [8] sub r5,r5,#4 [7]add r6,r0,0xc1f [6]add r5,r0,0x1ac [5]add r3,r3,r4 [8] sub r5,r5,#4 [11]sw (r6),r4 [10]sw (r5),r3 [9]subr6,r6,#4 Emite [5], [6] y [7] Termina [5], [6] y [7] Emite [8] Termina [8]

a)Una ventana de instrucciones centralizada con emisión ordenada y alineada (continuación) [1] lwr1, 0x1ac [2] lwr2, 0xc1f [3] addr3,r0,r0 [4] mulr4,r2,r1 [5] addr3,r3,r4 [6] addr5,r0,0x1ac [7] addr6,r0,0xc1f [8] subr5,r5,#4 [9] subr6,r6,#4 [10] sw(r5),r3 [11] sw(r6),r4 [10]sw (r5),r3 [9]sub r6,r6,#4 Emite [9] y [10] [11] sw (r6),r4 Termina [9] y [10] Emite [11] Orden de la emisión:

b)Una ventana de instrucciones centralizada con emisión desordenada y alineada [1] lwr1, 0x1ac [2] lwr2, 0xc1f [3] addr3,r0,r0 [4] mulr4,r2,r1 [5] addr3,r3,r4 [6] addr5,r0,0x1ac [7] addr6,r0,0xc1f [8] subr5,r5,#4 [9] subr6,r6,#4 [10] sw(r5),r3 [11] sw(r6),r4 [4] mul r4,r2,r1 [3] add r3,r0,r0 [2] lw r2, 0xc1f [1] lw r1, 0x1ac [4] mul r4,r2,r1 [2] lw r2, 0xc1f[4]mul r4,r2,r1 Emite [1] y [3] Emite [2] *Termina [2] Emite [4] [4] mul r4,r2,r1 [2] lw r2, 0xc1f [4] mul r4,r2,r1 [2] lw r2, 0xc1f Termina [3] Termina [1]

b)Una ventana de instrucciones centralizada con emisión desordenada y alineada (continuación) [1] lwr1, 0x1ac [2] lwr2, 0xc1f [3] addr3,r0,r0 [4] mulr4,r2,r1 [5] addr3,r3,r4 [6] addr5,r0,0x1ac [7] addr6,r0,0xc1f [8] subr5,r5,#4 [9] subr6,r6,#4 [10] sw(r5),r3 [11] sw(r6),r4 [8] sub r5,r5,#4 [7]add r6,r0,0xc1f [6]add r5,r0,0x1ac [5]add r3,r3,r4 [8] sub r5,r5,#4 [5] add r3,r3,r4 [8] sub r5,r5,#4 [5]add r3,r3,r4 Emite [6] y [7] Termina [6] y [7] Emite [8] Termina [8] y [4]

b)Una ventana de instrucciones centralizada con emisión desordenada y alineada (continuación) [1] lwr1, 0x1ac [2] lwr2, 0xc1f [3] addr3,r0,r0 [4] mulr4,r2,r1 [5] addr3,r3,r4 [6] addr5,r0,0x1ac [7] addr6,r0,0xc1f [8] subr5,r5,#4 [9] subr6,r6,#4 [10] sw(r5),r3 [11] sw(r6),r4 [5]add r3,r3,r4 Emite [5] [11]sw (r6),r4 [10]sw (r5),r3 [9]sub r6,r6,#4[11]sw (r6),r4 Emite [9] y [10] Emite [11] [11]sw (r6),r4 Termina [9] y [10] Orden de la emisión:

c)Una estación de reserva de tres líneas para cada unidad funcional, con envío ordenado y ventana deslizante [1] lwr1, 0x1ac [2] lwr2, 0xc1f [3] addr3,r0,r0 [4] mulr4,r2,r1 [5] addr3,r3,r4 [6] addr5,r0,0x1ac [7] addr6,r0,0xc1f [8] subr5,r5,#4 [9] subr6,r6,#4 [10] sw(r5),r3 [11] sw(r6),r4 mulr4,r2,r1 addr3,r0,r0 lwr2,0xc1f lwr1,0x1ac ID/ISS LW ADD/ SUB MUL SW

c)Una estación de reserva de tres líneas para cada unidad funcional, con envío ordenado y ventana deslizante [1] lwr1, 0x1ac [2] lwr2, 0xc1f [3] addr3,r0,r0 [4] mulr4,r2,r1 [5] addr3,r3,r4 [6] addr5,r0,0x1ac [7] addr6,r0,0xc1f [8] subr5,r5,#4 [9] subr6,r6,#4 [10] sw(r5),r3 [11] sw(r6),r4 subr5,r5,#4 addr6,r0,0xc1f addr5,r0,0x1ac addr3,r3,r4 lwr2,0xc1f lwr1,0x1ac addr3,r0,r0mulr4,r2,r1 ID/ISS LW ADD/ SUB MUL SW Se emite [1] y [3]

c)Una estación de reserva de tres líneas para cada unidad funcional, con envío ordenado y ventana deslizante [1] lwr1, 0x1ac [2] lwr2, 0xc1f [3] addr3,r0,r0 [4] mulr4,r2,r1 [5] addr3,r3,r4 [6] addr5,r0,0x1ac [7] addr6,r0,0xc1f [8] subr5,r5,#4 [9] subr6,r6,#4 [10] sw(r5),r3 [11] sw(r6),r4 sw(r6),r4 sw(r5),r3 subr6,r6,#4 subr5,r5,#4 lwr2,0xc1f addr6,r0,0xc1f addr5,r0,0x1ac addr3,r3,r4 mulr4,r2,r1 ID/ISS LW ADD/ SUB MUL SW Termina [3] Se emite [5], [6] y [7]

c)Una estación de reserva de tres líneas para cada unidad funcional, con envío ordenado y ventana deslizante [1] lwr1, 0x1ac [2] lwr2, 0xc1f [3] addr3,r0,r0 [4] mulr4,r2,r1 [5] addr3,r3,r4 [6] addr5,r0,0x1ac [7] addr6,r0,0xc1f [8] subr5,r5,#4 [9] subr6,r6,#4 [10] sw(r5),r3 [11] sw(r6),r4 lwr2,0xc1f subr6,r6,#4 subr5,r5,#4 mulr4,r2,r1 sw(r6),r4 sw(r5),r3 ID/ISS LW ADD/ SUB MUL SW Termina [1], [5], [6] y [7] Se emite [2], [8] y [9]

c)Una estación de reserva de tres líneas para cada unidad funcional, con envío ordenado y ventana deslizante [1] lwr1, 0x1ac [2] lwr2, 0xc1f [3] addr3,r0,r0 [4] mulr4,r2,r1 [5] addr3,r3,r4 [6] addr5,r0,0x1ac [7] addr6,r0,0xc1f [8] subr5,r5,#4 [9] subr6,r6,#4 [10] sw(r5),r3 [11] sw(r6),r4 mulr4,r2,r1 sw(r6),r4 sw(r5),r3 ID/ISS LW ADD/ SUB MUL SW Termina [8] y [9] Se emite [10]

c)Una estación de reserva de tres líneas para cada unidad funcional, con envío ordenado y ventana deslizante [1] lwr1, 0x1ac [2] lwr2, 0xc1f [3] addr3,r0,r0 [4] mulr4,r2,r1 [5] addr3,r3,r4 [6] addr5,r0,0x1ac [7] addr6,r0,0xc1f [8] subr5,r5,#4 [9] subr6,r6,#4 [10] sw(r5),r3 [11] sw(r6),r4 mulr4,r2,r1 sw(r6),r4 ID/ISS LW ADD/ SUB MUL SW Termina [2] y [10] Se emite [4] y 1c después [11]

¿Cómo renombraría un compilador los registros en la secuencia de instrucciones siguiente para que no existan riesgos WAW ni WAR y utilizando el menor número de registros posible? addr3,r2,r1; r3 = r2 + r1 subr2,r3,r2; r2 = r3 - r2 addr4,r2,r3; r4 = r2 + r3 multr3,r5,r3; r3 = r5 * r3 subr2,r4,r6; r2 = r4 - r6 ¿Cómo se realizaría el renombramiento en un buffer de renombramiento con acceso asociativo si se captan, decodifican hasta tres instrucciones por ciclo? ¿Cuánto tardarían en ejecutarse todas las instrucciones si add y sub consumen 2 ciclos y mult 5 ciclos y se pueden emitir hasta 3 instrucciones por ciclo (con emisión desordenada y no alineada)

addr3,r2,r1 subr2,r3,r2 addr4,r2,r3 multr3,r5,r3 subr2,r4,r6 addr3,r2,r1 subr2,r3,r2 addr4,r2,r3 multr3,r5,r3 subr2,r4,r6 addr3,r2,r1 subr7,r3,r2 addr4,r7,r3 multr8,r5,r3 subr2,r4,r6 addr3,r2,r1 subr7,r3,r2 addr4,r7,r3 multr8,r5,r3 subr2,r4,r6 ¿Cómo renombraría un compilador los registros en la secuencia de instrucciones siguiente para que no existan riesgos WAW ni WAR y utilizando el menor número de registros posible? Se están usando los registros: r1,r2, … r6. Entonces podemos usar los registros: r7, r8, …

Asignación valida Registro de destino Contenido Contenido Valido Bit de asignación última 03X11 17Y11 04Z11 18U11 02V11 addr3,r2,r1 subr7,r3,r2 addr4,r7,r3 multr8,r5,r3 subr2,r4,r6 addr3,r2,r1 subr7,r3,r2 addr4,r7,r3 multr8,r5,r3 subr2,r4,r6 ¿Cómo se realizaría el renombramiento en un buffer de renombramiento con acceso asociativo si se captan, decodifican hasta tres instrucciones por ciclo?

¿Cuánto tardarían en ejecutarse todas las instrucciones si add y sub consumen 2 ciclos y mult 5 ciclos y se pueden emitir hasta 3 instrucciones por ciclo (con emisión desordenada y no alineada) add r3,r2,r1 sub r7,r3,r2 add r4,r7,r3 mult r8,r5,r3 sub r2,r4,r6 IFCaptación de la instrucción IDDecodificación de la instrucción y captación de operandos ISSEtapa de emisión EXEjecución de la operación WBEscritura del resultado

Considérese que el fragmento de código siguiente : lw r3,0x10a addi r2,r0,#128 add r1,r0,0x0a lw r4,0(r1) lw r5,-8(r1) mult r6,r5,r3 add r5,r6,r3 add r6,r4,r3 sw 0(r1),r6 sw -8(r1),r5 sub r2,r2,#16

se ejecuta en un procesador superescalar que es capaz de captar 4 instrucciones/ciclo, de decodificar 2 instrucciones/ciclo, de emitir 2 instrucciones/ciclo, escribir hasta 2 resultados/ciclo en los registros correspondientes, y completar (o retirar) hasta 2 instrucciones/ciclo. Indicar el numero de ciclos que tardaría en ejecutarse el programa suponiendo: a) Emisión ordenada y ejecución desordenada. b) Emisión desordenada y ejecución desordenada. Nota: considérese que tiene una unidad funcional de carga (con latencia 2), una de almacenamiento (con latencia 1), tres unidades de suma/resta (latencia 1) y una de multiplicación (latencia 6); y que no hay limitaciones para el numero de lineas de la cola de instrucciones, ventana de instrucciones, buffer de reordenamiento, puertos de lectura/escritura, etc.)

lw r3,0x10a IFIDISSEX WB addi r2,r0,#128 IFIDISSEXWB add r1,r0,0x0a IFID ISSEXWB lw r4,0(r1) IFID ISSEX WB lw r5,-8(r1) IFID ISSEX WB mult r6,r5,r3 IFID ISSEX WB add r5,r6,r3 IFID ISSEX WB add r6,r4,r3 IFID ISSEX WB sw 0(r1),r6 IFID ISSWB sw -8(r1),r5 IFID ISSWB sub r2,r2,#16 IFID ISSEXWB

lw r3.0x10a IFIDISSEX WB addi r2,r0,#128 IFIDISSEXWB add r1,r0,0x0a IFID ISSEXWB lw r4,0(r1) IFID ISSEX WB lw r5,-8(r1) IFID ISSEX WB mult r6,r5,r3 IFID ISSEX WB add r5,r6,r3 IFID ISSEX WB add r6,r4,r3 IFID ISSEX WB sw 0(r1),r6 IFID ISSWB sw -8(r1),r5 IFID ISSWB sub r2,r2,#16 IFID ISSEXWB

En el siguiente código: ldf4,a bucle:ldf0, 0(r1) addf2, f4, f0 sdf2, 0(r1) addir1, r1, #8 subir2, r2, #1 bnezr2, bucle Si el procesador utiliza predicción dinámica de saltos con dos bits de historia, según el diagrama de estados que se indica a continuación, ¿Cuántos fallos de predicción se producen al ejecutar el código anterior si los bits de historia se inicializan a 00? No saltar (00) Saltar (10) No saltar (01) Saltar (11)

No saltar (00) Saltar (10) No saltar (01) Saltar (11) ldf4,a bucle:ldf0, 0(r1) addf2, f4, f0 sdf2, 0(r1) addir1, r1, #8 subir2, r2, #1 bnezr2, bucle r2 = 1 r2 = 3 r2 = 2 r2 = 1 r2 = 0 Penalización

No saltar (00) Saltar (10) No saltar (01) Saltar (11) ldf4,a bucle:ldf0, 0(r1) addf2, f4, f0 sdf2, 0(r1) addir1, r1, #8 subir2, r2, #1 bnezr2, bucle r2 = 2 r2 = 3 r2 = 2 r2 = 1 r2 = 0 Fallos = 1

No saltar (00) Saltar (10) No saltar (01) Saltar (11) ldf4,a bucle:ldf0, 0(r1) addf2, f4, f0 sdf2, 0(r1) addir1, r1, #8 subir2, r2, #1 bnezr2, bucle r2 = 3 r2 = 2 r2 = 1 r2 = 0 Fallos = 3

No saltar (00) Saltar (10) No saltar (01) Saltar (11) ldf4,a bucle:ldf0, 0(r1) addf2, f4, f0 sdf2, 0(r1) addir1, r1, #8 subir2, r2, #1 bnezr2, bucle r2 = n (n>3) r2 = n-1 r2 = n-2 r2 = n-3 … r2 = 0 Fallos = 3

Indicar el numero de bits de las líneas de las estaciones de reserva de un procesador superescalar en el que cada unidad funcional tiene una estación de reserva propia, y que implementa una arquitectura de 64 instrucciones de dos operandos, tamaño de palabras de 32 bits, banco de 32 registros y buffer de reorden de 32 registros suponiendo: a)Que los operandos se captan durante la emisión de instrucciones. b)Que los operandos se captan en el envío a la unidad de ejecución c)¿Y si cada estación de reserva estuviese compartida por cuatro unidades funcionales que ejecutan operaciones de distinto código de operación?.

a)Que los operandos se captan durante la emisión de instrucciones. Solucion: OPEROP1OP2Rdetino # bits632 5

b) Que los operandos se captan en el envío a la unidad de ejecución. OPEROP1OP2Rdetino # bits632 5

c) ¿Y si cada estación de reserva estuviese compartida por cuatro unidades funcionales que ejecutan operaciones de distinto código de operación? OPEROP1OP2Rdetino # bits632 5

En un programa, una instrucción de salto condicional (a una dirección de salto anterior) dada tiene el siguiente comportamiento en una ejecución de dicho programa: SSNNNSSNSNSNSSSSSN S : Se produce el salto N: No se utiliza el salto Calcule la penalización efectiva cuando: a) Predicción fija (siempre se considera que no se va a producir el salto) b) Predicción estática (si el desplazamiento es negativo se toma, y si es positivo, no) c) Predicción dinámica con dos bits, inicialmente en el estado (11). d) Predicción dinámica con tres bits, inicialmente en el estado (111). Nota: La penalización por saltos incorrectamente predichos es de 5 ciclos, y para los saltos correctamente predichos, 0 ciclos.

a) SSNNNSSNSNSNSSSSSN => S = 11 => 55 ciclos b) SSNNNSSNSNSNSSSSSN => S = 7 => 35 ciclos

a) SSNNNSSNSNSNSSSSSN => S = 11 => 55 ciclos b) SSNNNSSNSNSNSSSSSN => S = 7 => 35 ciclos

a) SSNNNSSNSNSNSSSSSN => S = 11 => 55 ciclos b) SSNNNSSNSNSNSSSSSN => S = 7 => 35 ciclos

c)

c) Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

c) SSNNNSSNSNSNSSSSSN 0 Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Definitivamente Salta Ocurre: SALTA 11

c) SSNNNSSNSNSNSSSSSN 00 Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Definitivamente Salta Ocurre: SALTA 11

c) SSNNNSSNSNSNSSSSSN 001 Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Definitivamente Salta Ocurre: NO SALTA 11

c) SSNNNSSNSNSNSSSSSN 001 Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente Salta 11

c) SSNNNSSNSNSNSSSSSN 0011 Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente Salta Ocurre: NO SALTA 11

c) SSNNNSSNSNSNSSSSSN 0011 Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente NO Salta 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente NO Salta Ocurre: NO SALTA 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Definitivamente NO Salta 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Definitivamente NO Salta Ocurre: SALTA 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente NO Salta 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente NO Salta Ocurre: SALTA 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente Salta 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente Salta Ocurre: NO SALTA 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente NO Salta 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente NO Salta Ocurre: SALTA 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente Salta 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente Salta Ocurre: NO SALTA 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente NO Salta 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente NO Salta Ocurre: SALTA 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente Salta 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente Salta Ocurre: NO SALTA 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente NO Salta 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente NO Salta Ocurre: SALTA 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente Salta 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente Salta Ocurre: SALTA 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Definitivamente Salta 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Definitivamente Salta Ocurre: SALTA 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Definitivamente Salta Ocurre: SALTA 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Definitivamente Salta Ocurre: SALTA 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Definitivamente Salta Ocurre: NO SALTA 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente Salta 11

c) SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta Predice: Probablemente Salta saltos mal predichos  55 ciclos

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta

SSNNNSSNSNSNSSSSSN Definitivamente Salta Probablemente Salta Probablemente NO Salta Definitivamente NO Salta 10 saltos mal predichos  50 ciclos