ispLSI1032E- Estructura Disseny Electrònic Assistit per Ordinador 2_FPGA_1 - 1 ispLSI1032E- Estructura HIGH-DENSITY PROGRAMMABLE LOGIC — High Speed Global Interconnect — 6000 PLD Gates — 64 I/O Pins, Eight Dedicated Inputs — 192 Registers — Wide Input Gating for Fast Counters, State Machines, Address Decoders, etc. — Small Logic Block Size for Fast Random Logic — Security Cell Prevents Unauthorized Copying HIGH PERFORMANCE E 2 CMOS ® TECHNOLOGY — fmax = 90 MHz Maximum Operating Frequency — tpd = 12 ns Propagation Delay — TTL Compatible Inputs and Outputs — Electrically Erasable and Reprogrammable — Non-Volatile E 2 CMOS Technology — 100% Tested — 4mA output source Dispositius lògics programables i VHDL

ispExpert- gravació CPLD Disseny Electrònic Assistit per Ordinador PAL 2_FPGA_1 - 2 ispExpert- gravació CPLD 74HC367 ACK(10) SDOUT PAL GAL CPLD FPGA DO0(2) 100Ω SDIN 560pF DO1(3) 100 Ω 560pF SCLK DO2(4) 100 Ω 560pF MODE Vcc http://www.latticesemi.com/products 10K DO3(5) 100 Ω 560pF ispEN Vcc DO6(8) 10K DO4(6) 100 Ω 560pF RESET PAP.END(12) ERROR(15) Vcc GND(20) GND Dispositius lògics programables i VHDL

ispExpert- Assignació I/O Disseny Electrònic Assistit per Ordinador 2_FPGA_1 - 3 ispExpert- Assignació I/O Load Programe P+Verify P+Secure Pin Assignments Pin Name Pin Assignment Pin Type, Pin Attribute AD_L(6) 3 Bidirectional AD_L(4) 4 Bidirectional CB(0) 6 Input TRDY 9 Three-State Output RES 11 Input FRAME 13 Input AD_L(5) 16 Bidirectional CS_OUT 45 Output, PULLUP Schematic ABEL VHDL VERILOG EDIF (Altera) Fitxer .JED Dispositius lògics programables i VHDL

ispExpert- Assignació I/O Disseny Electrònic Assistit per Ordinador 2_FPGA_1 - 4 ispExpert- Assignació I/O AD_H(7) IN 10 AD_H(6) IN 71 AD_L(7) BIDI 60 AD_L(6) BIDI 3 CLK IN 66 FRAME IN 13 IRDY IN 72 RES IN 11 DEVSEL OUT 73 TRDY OUT 9 nom_fitxer.txt !!! Si "Constraint Manager" agafa el projecte previ a l'actual fer un "File" -> "Clean" Dispositius lògics programables i VHDL

ispExpert- Test-Bench Disseny Electrònic Assistit per Ordinador 5 4 3 2_FPGA_1 - 5 ispExpert- Test-Bench 5 4 3 7 6 1 1 New -> VHDL Test Bench 2 Editar el VHDL (Test Bench) 5 Veure tots els senyals del projecte: Signals -> Add to waveform -> Signals in design 3 Functional Simulation 4 Options -> Simulation Options -> Default run length 6 Esborrar senyals si cal botó dret rata -> edit ->cut/delete all 7 Run ..... Run Dispositius lògics programables i VHDL

VHDL- Test-Bench Disseny Electrònic Assistit per Ordinador 2_FPGA_1 - 6 VHDL- Test-Bench prova.vhd : programa principal LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY prova IS PORT ( a, b : IN std_logic; s : OUT STD_LOGIC); END; ARCHITECTURE arc OF prova IS BEGIN s <= a AND b; END arc; prova_tb.vhd : Test Bench LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY prova_tb IS END prova_tb; ARCHITECTURE arc OF prova_tb IS COMPONENT prova PORT ( a,b : IN std_logic; s: OUT STD_LOGIC); END COMPONENT; SIGNAL a,b,s : std_logic; BEGIN uu: prova PORT MAP ( a => a , b => b , s => s ); PROCESS WAIT FOR 50 ms; a <= '1'; a <= '0'; END PROCESS; b <= '0‘ , '1' AFTER 100 ms; END arc; a b 50ms Dispositius lògics programables i VHDL