Introducción a las Interfaces de entrada / salida.

Introducción a las Interfaces de entrada / salida

Puerto de Salida Básico #OE Salidas Registro (Latch) Bus de Datos del Sistema CLK #WR #CE D0 D7 Q0 Q7

Entity Salida is port ( HCLK : in std_logic; RESET : in std_logic; CS: instd_logic; WR : instd_logic; D: instd_logic_vector (7 downto 0); --Bus datos es siempre entrada O: outstd_logic_vector (7 downto 0) --Salidas al exterior ); end Salida; Sintesis en vhdl de un puerto de salida

architecture B2 of Salida is begin process (HCLK, RESET) begin if RESET = '1' then O ( 7 downto 0 )<= "00000000"; else if HCLK = '1' and HCLK'event then -- Flanco de ascendente if CS = '0' then if WR = '0' then O (7 downto 0) <= D ( 7 downto 0 ); end if; end process; end B2;

Estimulo – Puerto de salida

Simulación – Puerto de salida

Puerto de Entrada Básico #OE Entradas Puerta de 3 estados (Transceiver) Bus de Datos del Sistema #CE #RD O0 O7 I0 I7

entity Entrada is port ( HCLK :instd_logic; RESET : instd_logic; CS :in std_logic; RD :instd_logic; D :outstd_logic_vector (7 downto 0); -- Bus Datos es siempre salida I :instd_logic_vector (7 downto 0) -- Entradas externas ); end Entrada; Sintesis en vhdl de un puerto de entrada

architecture B2 of Entrada is Begin process (HCLK, RESET) Begin if RESET = '1' then D ( 7 downto 0 )<= "ZZZZZZZZ"; else if HCLK = '1' and HCLK'event then-- Flanco de ascendente if CS = '0' then -- Acceso al registro solo si CS es 0 if RD = '0' then D ( 7 downto 0 ) <= I (7 downto 0); else D ( 7 downto 0 ) <="ZZZZZZZZ"; -- Si RD esta en 1 el bus esta en "Z" end if; else D ( 7 downto 0 ) <="ZZZZZZZZ"; -- Si CS esta en 1 el bus esta en "Z" end if; end process; end B2;

Estimulo – Puerto de entrada

Simulación – Puerto de entrada

entity Registro is port ( HCLK :instd_logic; RESET : instd_logic; CS :instd_logic; RD :instd_logic; WR :instd_logic; D :inoutstd_logic_vector (7 downto 0) -- Bus de datos es Entrada/Salida ); end Registro; Síntesis en vhdl de un registro interno (sin líneas de entrada ni salida)

architecture B2 of Registro is Begin process (HCLK, RESET) variable REGISTRO : std_logic_vector (7 downto 0) := "00000000"; Begin if RESET = '1' then D ( 7 downto 0 )<= "ZZZZZZZZ"; else if HCLK = '1' and HCLK'event then-- Flanco de ascendente if CS = '0' then -- Acceso al registro solo si CS es 0 if RD = '0' then D ( 7 downto 0 ) <= REGISTRO (7 downto 0); else D ( 7 downto 0 ) <="ZZZZZZZZ"; -- Si RD = 1, bus en "Z" if WR = '0' then REGISTRO (7 downto 0) := D ( 7 downto 0 ); end if; else D ( 7 downto 0 ) <="ZZZZZZZZ"; -- Si CS = 1, bus en "Z" end if; end process; end B2;

Estimulo – Registro interno

Simulación – Registro interno

Generador PWM #OE Salida Registro Bus de Datos del Sistema CLK #CE #WR D0 D7 Q0 Q7 CLK Q0 Q7 HCLK Contador Comparador PWM

entity PWM is port ( HCLK:instd_logic; RESET : in std_logic; CS:instd_logic; RD :instd_logic; WR:instd_logic; D:inoutstd_logic_vector (7 downto 0); PWM:out std_logic ); end PWM;

architecture B2 of PWM is Begin process (HCLK, RESET) variable REGISTRO : std_logic_vector (7 downto 0) := "00000000"; variable CICLO : std_logic_vector (7 downto 0) := "00000000"; variable CONTADOR : std_logic_vector (7 downto 0) := "00000000"; Begin if RESET = '1' then D ( 7 downto 0 )<= "ZZZZZZZZ"; PWM <= '0'; else if HCLK = '1' and HCLK'event then-- Flanco de ascendente if CS = '0' then-- Acceso al registro solo si CS es 0 if RD = '0' then D ( 7 downto 0 ) <= REGISTRO (7 downto 0); else D ( 7 downto 0 ) <="ZZZZZZZZ"; -- Si RD es 1 el bus es "Z" if WR = '0' then REGISTRO (7 downto 0) := D ( 7 downto 0 ); end if; else D ( 7 downto 0 ) <="ZZZZZZZZ"; -- Si CS es 1 el bus es "Z" end if;

CONTADOR := CONTADOR +1; if CONTADOR > CICLO then PWM <= '0'; else PWM <= '1'; end if; if CONTADOR = "00000000" then CICLO := REGISTRO; end if; end process; end B2;

#OE Salida Entrada Registro (Latch) Puerta de 3 estados (Transceiver) #WR #CE #RD Puerto de Entrada + Salida Básico Bus de Datos #OE

Salida Entrada Registro (Latch) Puerta de 3 estados (Transceiver) Bus de Datos Puerto de Entrada + Salida Básico #OE #WR #CE #RD #OE

Salida Entrada Puerta de 3 estados (Transceiver) Bus de Datos Puerto de Entrada / Salida Programable Registro (Latch) Exterior #OE #WR #CE #RD #OE

Salida Entrada Bus de Datos #WR #CE #RD #OE #WR #CE 1 #OE Exterior Puerto de Entrada / Salida Programable

#OE Salida Entrada Bus de Datos #WR #CE #RD #OE #WR A0 #OE Exterior Puerto de Entrada / Salida Programable

#CE #WR A0 #RD Bus de Datos Lógica de control de lectura y escritura (LCLE) #OE Salida Entrada #OE Exterior Puerto de Entrada / Salida Programable

Bus de Datos Lógica de control de lectura y escritura (LCLE) #OE Salida Entrada #OE Exterior Puerto de Entrada / Salida Programable #CE #WR A0 #RD

#OE Salida Entrada Bus de Datos del sistema #OE LCLE #OE Puerta bidireccional de 3 estados (Transceiver) # OE Dd Puerto de Entrada / Salida Programable #CE #WR A0 #RD

#OE Salida Entrada Bus de Datos del sistema Puerto de Entrada / Salida Programable con Reset #OE LCLE #OE Puerta bidireccional de 3 estados (Transceiver) RESET #OE Dd #CE #WR A0 #RD

#OE Salida Entrada Bus de Datos del sistema #OE LCLE #OE Puerta bidireccional de 3 estados (Transceiver) RESET Puerto de Entrada / Salida Programable con Reset #OE Dd #CE #WR A0 #RD

entity IOP is port ( HCLK:instd_logic; RESET : instd_logic; CS:instd_logic; AD0:instd_logic; --0 = DATOS 1 = DDR WR :instd_logic; RD:instd_logic D:inoutstd_logic_vector (7 downto 0); -- El bus de datos es Entrada/Salida ES:inoutstd_logic_vector (7 downto 0) -- Entradas/Salidas al exterior ); end IOP;

architecture B2 of IOP is Begin process (HCLK, RESET) variable DDR: std_logic_vector ( 7 downto 0) :="00000000";-- 0 = entrada variable DAT: std_logic_vector ( 7 downto 0) :="00000000"; Begin if RESET = '1' then ES ( 7 downto 0 )<= "ZZZZZZZZ"; DDR ( 7 downto 0 ) := "00000000"; DAT ( 7 downto 0 ) := "00000000"; D ( 7 downto 0 )<= "ZZZZZZZZ"; else if HCLK = '1' and HCLK'event then-- Flanco de ascendente if CS = '0' then if WR = '0' then if AD0 = '0' then DAT( 7 downto 0 ) := D( 7 downto 0 ); n1: for i in 0 to 7 loop if DDR(i) = '1' then ES (i) <= D (i); else ES (i) <= 'Z'; end if; end loop n1;

else DDR( 7 downto 0 ) := D( 7 downto 0 ); n2: for i in 0 to 7 loop if D(i) = '1' then ES (i) <= DAT (i); else ES (i) <= 'Z'; end if; end loop n2; end if; else if RD = '0' then if AD0 = '0' then n3: for i in 0 to 7 loop if DDR(i) = '1' then D (i) <= DAT (i); else D (i) <= ES(i); end if; end loop n3; else D(7 downto 0) <= DDR(7 downto 0); end if; else D( 7 downto 0 ) <= "ZZZZZZZZ"; end if;

else D( 7 downto 0 ) <= "ZZZZZZZZ"; end if; end process; end B2;

Estimulo – Puerto de entrada-salida programable

Simulación – Puerto de entrada-salida programable

#OE Entrada #OE 1 D Q #R INTR Bus de Datos Puertas de 3 estados (Transceiver) Habilitación Bandera Puerto de E / S con Pedido de Atención y Bandera

#OE Entradas Puerto de Entrada con Líneas de control y con capacidad de solicitar interrupciones #OE 1 D Q #R INTR Bus de Datos Habilitación Bandera #CE A0 #WR #RD LCLE #OE0 DAV DAC #CE #OE1 CLK1

Aplicación OE 8.8. 8.8. 8.8. 8.8. Habilitaciones (Cátodos) Excitación (Ánodos) K3 K2 K1 K0 CLK CE1 OE WLWL CLK CE1 WHWH D7 … D0 D15 … D8 Q7 Q0 Q3

a c b d e g f p

CÁTODO COMÚN ÁNODOS

abcdefgpabcdefgp Vcc ÁNODOS CÁTODO COMÚN

5. 8. ÁNODOS ULN2003 KHHKLLKMHKML 1 0 0 0

8. 3. 8. ÁNODOS ULN2003 KLLKMHKML 0 1 0 0

8. 9. 8. ÁNODOS ULN2003 KLLKMHKML 0 0 1 0

8. 6. ÁNODOS ULN2003 KLLKMHKML 0 0 0 1

;Subrutina DISP ;Variables utilizadas: ;STATUS : Próximo dígito de Buffer que es necesario refrescar ;BUFFER : Tabla de 8 bytes que contiene los datos para el display y los códigos de habilitación correspondientes STATUS dw0 BUFFERdb1, 1;LSD, 00000001 db3, 2;, 00000010 db5, 4;, 00000100 db7, 8;MSD; 00001000 ;PORT_A : Etiqueta que especifica la dirección del puerto del display PORT_AequXXXX

;SUB. DE REFRESCO------------ DISPPROCNEAR XORAX,AX MOVDX, PORT_A OUTDX,AX;APAGA DISPLAY MOVBX, STATUS;BUSCA DATOS EN BUFFER MOVSI, OFFSET BUFFER MOVAX,(BX+SI) OUTDX,AX;ENCIENDE DIGITO ADDBX, 2 ;APUNTA AL PROXIMO DIGITO EN MEMORIA ANDBX, 7 MOVSTATUS,BX RET

;SUB. DE REFRESCO------------ DISPPROCNEAR XORAX,AX MOVDX, PORT_A OUTDX,AX;APAGA DISPLAY MOVBX, STATUS;BUSCA DATOS EN BUFFER MOVSI, OFFSET BUFFER MOVAX,(BX+SI) OUTDX,AX;ENCIENDE DIGITO ADDBX, 2 ;APUNTA AL PROXIMO DIGITO EN MEMORIA AND BX, 7 MOVSTATUS,BX RET

;SUB. DE REFRESCO------------ DISPPROCNEAR XORAX,AX MOVDX, PORT_A OUTDX,AX;APAGA DISPLAY MOVBX, STATUS;BUSCA DATOS EN BUFFER MOVSI, OFFSET BUFFER MOVAX,(BX+SI) OUTDX,AX;ENCIENDE DIGITO ADDBX, 2 ;APUNTA AL PROXIMO DIGITO EN MEMORIA ANDBX, 7 MOVSTATUS,BX RET

;SUB. DE REFRESCO------------ DISPPROCNEAR XORAX,AX MOVDX, PORT_A OUTDX,AX;APAGA DISPLAY MOVBX, STATUS;BUSCA DATOS EN TRABLA MOVSI, OFFSET BUFFER MOVAX,(BX+SI) OUTDX,AX;ENCIENDE DIGITO ADDBX, 2 ;APUNTA AL PROXIMO DIGITO EN MEMORIA AND BX, 7 MOVSTATUS,BX RET

F0 F1 F2 F3 C0 C1 C2 C3 Teclado Teclas Salidas Entradas

0 1 0 0 0 0 0 0 TECLADO Salidas Entradas

0 0 0 0 1 0 0 TECLADO 1 Salidas Entradas

0 1 0 0 0 0 0 0 TECLADO Salidas Entradas

F0 F1 F2 F3 C0 C1 C2 C3 Teclado Teclas Salidas Entradas

Aplicación OE 8.8. 8.8. 8.8. 8.8. Habilitaciones (Cátodos) Excitación (Ánodos) K3 K2 K1 K0 CLK CE1 OE WLWL CLK CE1 WHWH D7 … D0 D15 … D8 Q7 Q0 Q3

Q0 Q1 Q2 Q3 C0 C1 C2 C3 Teclado Teclas Entradas

PUERTO_B OE1 Entradas Puerta de 3 estados RD L CE O0 O7 I0 I7 OE2 D0 D7

Q0 Q1 Q2 Q3 I0 I1 I2 I3 Teclado Teclas PUERTOAPUERTOA Entradas

Q0 Q1 Q2 Q3 I3 I2 I1 I0 I4 I5 I6 I7 Teclado Teclas PUERTOAPUERTOA Entradas PUERTO_B

;SUB. DE EXPLORACION DE TECLADO SCANPROCNEAR MOVDX, PORT_B INAL, DX TEST AL, 0F0h JZnotec MOVTECLA, AL notec: RET Subrutina SCAN : Variables utilizadas : TECLA : Código ultima tecla presionada TECLAdb0

; SUB. HS_INP ; PUNTERO variable que apunta al lugar de almacenamiento ; N variable que contiene el numero de bytes que se van a recibir ; CRSR etiqueta con la dirección del registro de control/estados (Wr/Rd) ; DATR etiqueta con la dirección del registro de entrada ; FLAG etiqueta con todos “0” y un solo “1” en posición de la “Flag” HS_INPPROCNEAR TESTN,0FFFFh JNZOK_DAT;salta a recepción MOVDX, CRSR;apunta al registro de control XORAL,AL OUTDX,AL;deshabilita pedido de interrupción SALERET OK_DATMOVDX, CRSR;Apunta al registro de estados INAL,DX;verifica si hay dato para leer TESTAL, FLAG; “ JZSALE;si no hay dato sale MOVDX, DATR;apunta al registro de entrada MOVSI, PUNTERO;carga el puntero para guardar el dato INAL,DX MOV(SI),AL;guarda el dato DECN;actualiza contador INCPUNTERO;actualiza puntero RET ENDP

; SUB. INI _ HS_INP ; Parámetros de entrada:BXpuntero al área de memoria libre CXcantidad de datos para almacenar ALconfiguracion del puerto ; PUNTERO variable que apunta al lugar de almacenamiento ; N variable que contiene el numero de bytes que se van a recibir ;CRSR etiqueta con la dirección del registro de control/estados (Wr/Rd) INI_HS_INPPROCNEAR MOVN, CX MOVPUNTERO, BX MOVDX, CRSR OUTDX,AL RET ENDP

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