VHDL Breve introducción.

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1 VHDL Breve introducción

2 ¿Qué es VHDL? Es un lenguaje formal de diseño basado en texto que permite describir la especificación (tanto estructura como comportamiento) de un sistema digital a alto nivel. Sus siglas provienen de Very high speed Hardware Description (o design para algunos autores) Languaje: Lenguaje de alto nivel para descripción de hardware (IC digitales) de alta velocidad. Derivado de las iniciativas VHSIC y HDL. Desarrollado por IEEE. Otros: Verilog y ABEL (Advanced Boolean Equation Language)

3 Potencialidades Objetivo original era poder describir y simular circuitos integrados de muy alta velocidad previo a su fabricación (VHSIC y HDL) Permite describir de manera formal un sistema digital a través de una notación (“programar el circuito”). A partir de esta descripción formal de alto nivel, un software puede determinar los circuitos digitales que implemente la funcionalidad del sistema descrito: Se pueden obtener los esquemas, las tablas de verdad, mapas de Karnaugh, etc. Se puede implementar todo el sistema empleando lógica programable, CPLDs y FPGAs

4 Características y ventajas
Sirve como herramienta de diseño lógico, posibilitando la documentación de los proyectos y su reutilización. Sirve como herramienta de especificación de proyectos. Permite generar proyectos con estructura del tipo jerárquica. Posibilita modelar el concepto de tiempo. Permite describir módulos con acciones que serán evaluadas luego en forma secuencial. Permite parametrización de componentes y portabilidad de los diseños independientes de la tecnología. Permite implementación de test-bench para simulación de diseños.

5 Metodología Se describen las operaciones de un sistema hardware empleando las siguientes acciones posibles: Indicar QUE debe hacer modelando por “comportamiento” (behavior). Indicar COMO debe funcionar utilizando “algoritmos”. Indicar CON QUE hacerlo empleando “estructuras” o “flujo de datos”.

6 Niveles de abstracción de diseño
Funcional (Behavioral) Algorítmico De flujo de datos Estructural Físico

7 Proceso de diseño Sumador completo:

8 Proceso de diseño Definimos su archivo hdl: ENTITY full_adder IS
PORT (a, b, cin: IN BIT; s, cout: OUT BIT); END full_adder; ARCHITECTURE dataflow OF full_adder IS BEGIN s <= a XOR b XOR cin; cout <= (a AND b) OR (a AND cin) OR (b AND cin); END dataflow;

9 Programación (place and route) del Dispositivo
Proceso de diseño Del hdl se realiza la síntesis y programación del dispositivo en lógica programable (FPGA o CPLD, por ejemplo) o se da a construir como IC: ENTITY full_adder IS PORT (a, b, cin: IN BIT; s, cout: OUT BIT); END full_adder; ARCHITECTURE dataflow OF full_adder IS BEGIN s <= a XOR b XOR cin; cout <= (a AND b) OR (a AND cin) OR (b AND cin); END dataflow; Síntesis Compilación Programación (place and route) del Dispositivo Hardware Compilación Optimización

10 Estructura del archivo
Diferentes estilos según el nivel de abstracción Funcional o Estructural. Conformado por Unidades o estructuras: LIBRARY, PACKAGE, ENTITY y ARCHITECTURE. Al menos Entity y Architecture son requeridas. LIBRARY: Contiene la lista de todas las bibliotecas a ser usadas en el diseño. Por ejemplo:ieee, std, work, etc. ENTITY : Describe las entradas y salidas (pines) del circuito (Estructura). ARCHITECTURE : Contiene el código VHDL propiamente, define el comportamiento o funcionalidad del circuito. PACKAGE: Es una forma para almacenar y usar información útil que describe a un modelo (relacionada con library)

11 Estructura del archivo
Entity NAME_OF_ENTITY is [ generic generic_declarations);]      port (signal_names: mode type;                           :             signal_names: mode type); end [NAME_OF_ENTITY] ; Architecture NAME_OF_ARCHITECTURE of full_adder IS BEGIN s <= a XOR b XOR cin; cout <= (a AND b) OR (a AND cin) OR (b AND cin); END dataflow;

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13 Ejemplo de archivo VHDL

14 Ejemplo de archivo VHDL
ENTITY full_adder IS PORT (a, b, cin: IN BIT; s, cout: OUT BIT); END full_adder; ARCHITECTURE dataflow OF full_adder IS BEGIN s <= a XOR b XOR cin; cout <= (a AND b) OR (a AND cin) OR (b AND cin); END dataflow;

15 Opciones para la asignación
Usar el ISE WebPACK de Xilinx Software muy potente y completo Propietario Gran tamaño (5.9 GB) Usar el Hardware Simulator de NAND2TETRIS Software simplificado, con sintaxis un tanto diferente. Free Menor tamaño