U.M.S.A. ETN-601 Sistemas Digitales Decodificador 3 a 8 Aux. David Marza Herrera

Decodificador 3 a 8 74LS138  Diagrama Lógico

Decodificador 3 a 8 74LS138  Tabla de Verdad

Decodificador 3 a 8 Diseño Esquemático en Quartus II  TIPO DE ARCHIVO Diagrama Esquemático

Decodificador 3 a 8 Diseño Esquemático en Quartus II Diagrama Esquemático

Decodificador 3 a 8 Diseño Esquemático  Simulación Es necesario crear el archivo Vector de prueba

Decodificador 3 a 8 Diseño Esquemático  Simulación El vector debe ser una muestra representativa

Decodificador 3 a 8 Diseño Esquemático  Tipos de Simulación Funcional No toma en cuenta los retardos de propagación.

Decodificador 3 a 8 Diseño Esquemático  Simulación Funcional Comprobar el funcionamiento corresponde a su tabla de verdad

Decodificador 3 a 8 Diseño Esquemático  Simulación Temporal Para examinar la funcionalidad considerando retardos de propagación

Decodificador 3 a 8 Diseño usando VHDL  TIPO DE ARCHIVO VHDL

Decodificador 3 a 8 Diseño usando VHDL  Funciones lógicas a partir del diagrama

Decodificador 3 a 8 Diseño usando VHDL  Codigo en VHDL Diseño estructurado LIBRARY ieee; USEieee.std_logic_1164.ALL; ENTITYdec3a8sIS PORT(A0, A1, A2, E1, E2, E3:IN STD_LOGIC; s1, s2, s3, s4, s5 :OUT STD_LOGIC; s6, s7,s8:OUT STD_LOGIC); END dec3a8s; ARCHITECTUREdecodificOFdec3a8s IS SIGNALA0neg:STD_LOGIC; SIGNALA1neg:STD_LOGIC; SIGNALA2neg:STD_LOGIC; SIGNALhabilit:STD_LOGIC; BEGIN A0neg<=NOT A0; A1neg<=NOT A1; A2neg<=NOT A2; habilit<=NOT E1 AND NOT E2 AND E3; s1 <= NOT(habilit AND (A0neg AND A1neg AND A2neg)); s2 <= NOT(habilit AND (NOT A0neg AND A1neg AND A2neg)); s3 <= NOT(habilit AND (A0neg AND NOT A1neg AND A2neg)); s4 <= NOT(habilit AND (NOT A0neg AND NOT A1neg AND A2neg)); s5 <= NOT(habilit AND (A0neg AND A1neg AND NOT A2neg)); s6 <= NOT(habilit AND (NOT A0neg AND A1neg AND NOT A2neg)); s7 <= NOT(habilit AND (A0neg AND NOT A1neg AND NOT A2neg)); s8 <= NOT(habilit AND (NOT A0neg AND NOT A1neg AND NOT A2neg)); END decodific;

Decodificador 3 a 8 Diseño VHDL  Simulación funcional Para el diseño VHDL usando el mismo vector de prueba

Decodificador 3 a 8 Diseño usando VHDL  Tabla de Verdad

Decodificador 3 a 8 Diseño usando VHDL  Codigo en VHDL Tabla de Verdad ENTITY tabdeco3a8 IS PORT( a:IN BIT_VECTOR(2 DOWNTO 0); E3, E2, E1 :IN BIT; q:OUT BIT_VECTOR(7 DOWNTO 0)); END tabdeco3a8; ARCHITECTURE tabla OF tabdeco3a8 IS SIGNAL entradas :BIT_VECTOR(5 DOWNTO 0); BEGIN entradas <= E3 & E2 & E1 & a; WITH entradas SELECT q <= " " WHEN "100000", " " WHEN "100001", " " WHEN "100010", " " WHEN "100011", " " WHEN "100100", " " WHEN "100101", " " WHEN "100110", " " WHEN "100111", " " WHEN OTHERS; END tabla;

Decodificador 3 a 8 Diseño VHDL  Simulación funcional Para el diseño VHDL

FIN DE LA PRESENTACION GRACIAS POR SU ATENCION