Diseño lógico combinacional mediante VHDL

Presentación del tema: "Diseño lógico combinacional mediante VHDL"— Transcripción de la presentación:

1 Diseño lógico combinacional mediante VHDL
Ing. Diego Barragán Guerrero

2 Introducción La lógica combinacional es probablemente la más fácil de diseñar. En cada momento las salidas de un circuito combinacional sólo dependen del estado actual de sus entradas. El circuito no tiene memoria.

3 Programación con declaraciones concurrentes
Declaraciones concurrentes: fuera de la declaración de un proceso. Usadas en arquitectura de flujo de datos y estructural. Tipos: Declaraciones condicionales asignadas a una señal WHEN – ELSE Declaraciones concurrentes asignadas a señales. Selección de una señal: WITH – SELECT - END

4 Declaraciones condicionales asignadas a una señal WHEN – ELSE
Un circuito multiplexor acepta N entradas y presenta una salida en la que aparecerá el valor lógico asociado a una de estas entradas. La selección de cuál de esas entradas es la que aparece en la salida se determina por un conjunto de M señales de control, cumpliéndose que N = 2^M. La salida presentará aquella entrada cuyo índice concuerda con el número codificado en binario en las líneas de control (o selección).

5 Usando operadores

6 Operadores lógicos 1 Expresiones entre paréntesis. 2 Complementos 3
AND, OR, NAND, XORD, XNORD, NOT. Válidos para comparar palabras del mismo número de bits. Prioridad: 1 Expresiones entre paréntesis. 2 Complementos 3 Función AND 4 Función OR

7 Operadores de asignación
Usando para asignar valores a señales, variables y constantes: Op Descripción <= Asignar valores a una SEÑAL. := Asignar valores a una VARIABLE, CONSTANTE, GENERICO. Establece valores iniciales. => Asignar valores a los elementos de un vector individual o con WITH OTHERS.

8 Operadores de asignación
Declaración de señales y variables: Asignaciones legales:

9 Usando operadores Código VHDL 1 Library ieee;
F 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Código VHDL 1 Library ieee; 2 USE ieee.std_logic_1164.all; 3 Entity funcion is port( D,C,B,A: IN std_logic; F: OUT std_logic); 6 End funcion; Architecture a_func of funcion is begin F<= ‘1’ when (A=‘0’ and B=‘0’ and C=‘1’ and D=‘0’) else ‘1’ when (A=‘1’ and B=‘0’ and C=‘1’ and D=‘0’) else ‘1’ when (A=‘0’ and B=‘1’ and C=‘1’ and D=‘0’) else ‘1’ when (A=‘1’ and B=‘1’ and C=‘1’ and D=‘0’) else ‘0’; 14 end a_func;

10 Declaraciones concurrentes asignadas a señales
Función de salida en base a ecuaciones booleanas.

11 Declaraciones concurrentes asignadas a señales: multiplexor.

12 Declaraciones concurrentes asignadas a señales: multiplexor

13 Selección de una señal: with-select-when
Whith-select-else se utiliza para asignar un valor a una señal con base en el valor de otra señal previamente seleccionada.

14 Selección de una señal: with-select-when
El selector puede ser entero.

15 Estructuras básicas con declaraciones secuenciales
Declaraciones secuenciales: son aquellas en las que el orden que llevan pueden tener un efecto significativo en la lógica descrita. ¡Forman parte de un PROCESO! Un proceso en un sección secuencial de VHDL. Contiene IF, WAIT, CASE y LOOPs y una lista sensitiva. Sintaxis:

16 Reglas de procesos Si una señal es leída en el interior de un proceso (aparece en el lado derecho de una sentencia de asignación o en una condición), debe aparecer en su lista de sensibilidad. Si a una señal se le asigna un valor de forma condicional (con sentencias if o case) debemos asegurar que no existen condiciones para las cuales el valor de la señal no se ha definido en el código. En VHDL las señales mantienen su valor hasta que se les asigna uno nuevo.

17 Estructuras básicas con declaraciones secuenciales
Sintaxis IF: Ejemplo:

18 Ejemplo: contador de un dígito

19 Sumadores: completo

20 Decodificador: BCD a 7 segmentos

21 Referencias: Volnei A. Pedroni Circuit Design with VHDL. MIT Press, Cambridge, MA, USA. Maxinez, D.G., Alcalá, J VHDL: el arte de programar sistemas digitales. Compañía Editorial Continental.