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PED 2002-03 5.1 CIRCUITOS DIGITALES Definiciones Escalas de integración Familias lógicas Universidad del País Vasco Departamento de Arquitectura y Tecnología.

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1 PED CIRCUITOS DIGITALES Definiciones Escalas de integración Familias lógicas Universidad del País Vasco Departamento de Arquitectura y Tecnología de Computadores ehuupv eman ta zabal zazu

2 PED Definiciones Señal digital: señal discreta que sólo puede tomar ciertos valores Señal digital binaria: sólo dos valores, V H y V L Circuitos que vamos a ver: V H = 5 V, V L = 0 V Correspondencia: valor físico valor lógico

3 PED Definiciones Circuito digital: procesa señales digitales Puertas lógicas: tensión salida función de la/s tensión/es de entrada Necesita estar alimentada. Tabla de verdad: expresa relación tensión entrada y salida Intervalos de las tensiones: criterio de proximidad

4 PED

5 PED Escalas de integración Circuito integrado: distintos componentes integrados en un trozo de silicio Escala de integración: nº aproximado de componentes dentro del chip – SSI (10), MSI (100), LS (miles), VLSI (millones)

6 PED Familias lógicas Distintos componentes, distintas familias DL, Diode Logic – apenas se utiliza AND DTL, Diode Transistor Logic NAND

7 PED Familias lógicas RTL, Resistor Transistor Logic NOT TTL, Transistor Transistor Logic – Transistor multiemisor – Rápidos – Consumo potencia alto NAND

8 PED Familias lógicas NMOS – Menor potencia NOT CMOS: transistores NMOS y PMOS – Más lentas que TTL – Más pequeñas – Consumo potencia bajo NOT

9 PED Transistores bipolares en las puertas lógicas Dos tensiones: H, L. Dos zonas de funcionamiento: corte y saturación Esquema ideal CORTE V BE 0,7 SATURACIÓN V –– E V S V E S + + –– E V S V E S

10 PED Transistores NMOS en las puertas lógicas Dos tensiones: H, L. Dos zonas de funcionamiento: corte y zona óhmica Esquema ideal, V T >0 CORTE V GS V T ZONA ÓHMICA V GS V T E S V –– G N S N D N V S V E E S + + –– G N S N D N V S V E

11 PED Transistores PMOS en las puertas lógicas Dos tensiones: H, L. Dos zonas de funcionamiento: corte y zona óhmica Esquema ideal, V T < 0 CORTE V GS V T ZONA ÓHMICA V GS V T E S V –– G S D V S V E E S + + –– G S D V S V E

12 PED Lógica CMOS E S V –– G N S N D N G P D P S P V S V E VE= 5V E S V –– G N S N D N G P D P S P V S V E VE= 0V


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