Memorias Semiconductoras: Tipos y Tecnologías MSc. Alejandro J. Cabrera Sarmiento Facultad de Ingeniería Eléctrica Dpto. Automática y Computación ISPJAE,

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1 Memorias Semiconductoras: Tipos y Tecnologías MSc. Alejandro J. Cabrera Sarmiento Facultad de Ingeniería Eléctrica Dpto. Automática y Computación ISPJAE, Cuba email: alex@electrica.ispjae.edu.cu

2 Estructura de un Sistema de Memoria CPU Memoria Principal DRAM HDD Cache SRAM

3 Clasificación General ROM...RMM –ROM estándar –PROM –EPROM –EEPROM –Flash RAM...RWM –SRAM NVRAM –DRAM Asincrónicas (FPDRAM, EDO, etc) Sincrónicas (SDRAM, etc) Protocolares (RDRAM, etc)

4 Memorias ROM Características Generales –NO volátiles –Escritura NO convencional (tiempos, niveles de voltaje, elementos de acoplamiento, etc) –Capacidad de almacenamiento hasta Mbits –Gran variedad de aplicaciones

5 Tipos de Memoria ROM ROM estándar –Programable por máscaras –Diseño lógico y firmware PROM –Equivalente a OTP –Fusibles (bipolares) –Firmware –Bipolares desplazadas por PLDs EPROM –Celda FAMOS...borrado ultravioleta –1 transistor por bit –Firmware EEPROM –Celda FLOTOX...borrado eléctrico –Ciclos de borrado limitados –Incorpora interfaz de programación –Edición de bytes –2 transistores por bit –Almacenamiento de configuraciones y firmware Flash –Similar a EEPROM –Borrado por bloques –1 transistor por bit –Firmware

6 Aplicaciones de ROM Almacenamiento de programas Almacenamiento de datos Síntesis lógica Generación de formas de onda Tablas de búsqueda (look-up tables)

7 Memorias SRAM Características y Aplicaciones Operación estática...alto consumo de potencia Celda básica: biestable (6T) Menor capacidad de almacenamiento que DRAM Muy alta velocidad Interfaz convencional Volátiles...excepto NVRAM Aplicaciones: –Sistemas de pequeña y mediana capacidad de almacenamiento –Sistemas de muy alta velocidad (Ej. CACHE)

8 Estructura Interna SRAM (8K x 8) DECOD. DE FILAS MATRIZ DE CELDAS 256 x 256 Lógica de Selección y Control CIRCUITOS DE LECT. / ESC. A0 – A7 A8 - A12 OE/, WE/ D0 - D7 DECOD. DE COL. CONMUTADOR CS/

9 Estructura General de un Sistema de Memoria Cache CPU Memoria Principal DRAM Cache SRAM Controlador de Cache Memoria de Etiquetas Bits de Control

10 Elementos de Diseño de una Cache Esquemas de Organización Tamaño de Memoria Cache Políticas de Escritura Algoritmos de Reemplazo Tamaño de la Línea Coherencia de Datos Número y Tipos de Cache

11 Ejemplos de Cache de Microprocesadores Avanzados i486 –Unificada –Tamaño: 8 KB (16 KB) –4 vías –16 bytes por línea –128 conjuntos –21 bits de etiqueta –Pseudo LRU (3 bits) –WT (WB) Pentium –Separadas –8 KB + 8 KB –2 vías –32 bytes por línea –128 conjuntos –WB

12 Ejemplos de Cache de Microprocesadores Avanzados (cont.) Pentium MMX –Separadas –16 KB + 16 KB – 4 vías –32 bytes por línea –128 conjuntos –WB Pentium II –L1...igual a MMX –L2: Chip de doble cavidad Bus dedicado Transferencias x0,5 ó x1 128 KB – 2 MB 8 vías Unificada

13 Ejemplos de Cache de Microprocesadores Avanzados (cont.) Pentium III –L1...igual a MMX –L2: Integrada en el propio chip 256 KB 8 vías 128 bytes por línea Unificada Pentium 4 –L1: 8 KB datos (4 vías, 64 bytes por línea) Execution Trace Cache...en lugar de cache de instrucciones –12 000 µops –L2...igual a Pentium III

14 Ejemplos de Cache de Microprocesadores Avanzados (cont.) AMD K6-3 –L1: 32 KB + 32 KB –L2: 256 KB 4 vías Unificada WB –Soporte para L3 externa AMD K7 –L1: 64 KB + 64 KB –L2: 512 KB 4 vías Unificada WB –Soporte para L3 externa

15 Ejemplos de Cache de Microprocesadores Avanzados (cont.) Motorola G3 –L1: 32 KB + 32 KB 8 vías 64 bytes por línea –Soporte para L2 externa (256 KB – 1 MB) Motorola G4 –L1: 32 KB + 32 KB –L2: 256 KB on chip –Soporte para L3 externa (bus dedicado de 64 bits)

16 Ejemplos de Cache de Microprocesadores Avanzados (cont.) Ultra SPARC II –L1: Instrucciones: –16 KB –2 vías –512 líneas Datos: –16 KB –Directa –WT Ultra SPARC III –L1: Instrucciones: –32 KB –4 vías Datos: –64 KB –4 vías –L2 externa (1-8 MB)...pero con TAG y controlador interno

17 Memorias DRAM Características y Aplicaciones Operación dinámica...muy bajo consumo de potencia Celda básica: capacitiva (1T) Requiere refrescamiento Lectura destructiva Relativamente lentas (tciclo > tacceso) Mayor capacidad de almacenamiento que SRAM (512 M) Interfaz NO convencional Nuevos modos de operación (Lectura-Modificación- Escritura, Paginado etc) Volátiles Aplicaciones: –Sistemas de gran capacidad de almacenamiento

18 Celda Básica de DRAM Cc Selección de fila Selección de columna Cp V(1) = V. Cc / (Cp + Cc) Cp >> Cc

19 Estructura Interna de DRAM

20 Operación Básica de DRAM FilaColumna DIR RAS/ CAS/ Dout tRAC tCAC tRAS tCAS tRP tCP

21 Evolución CPU-RAM µ Proc 60%/año DRAM 7%/año 1 10 100 1000 19801981198319841985198619871988198919901991199219931994199519961997199819992000 DRAM CPU 1982 Separación Proc-memoria (crece 50% / año) Rendimiento Tiempo Ley de Moore Introducción de la Arquitectura RISC

22 Técnicas de Incremento de Velocidad en Sistemas de Memoria Optimizando la operación de DRAM: –Paginado –Entrelazado Duplicando información: –Cache –Sombreado

23 DRAM Asincrónicas

24 Fast Page Mode DRAM FPDRAM –Optimiza el modo paginado –Elimina el tiempo de establecimiento de CAS\ –Inhabilita la salida con la subida de CAS\

25 FPDRAM

26 Extended Data Out DRAM EDO NO inhabilita la salida con la subida de CAS\ Incremento de velocidad del 40 % Amplio soporte de chipsets Operación por encima de 100 MHz...pero Desplazada estratégicamente por SDRAM

27 EDO

28 Burst EDO BEDO Optimiza el modo de ráfaga de los µP Después de una primera dirección, las 3 siguientes son generadas internamente Incluye una organización entrelazada Excelente concepción !!!...pero... –Intel decidió no incluirla en los nuevos desarrollos de chipsets, en favor de SDRAM

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30 DRAM Sincrónicas

31 Synchronous DRAM SDRAM Operación sincrónica con el µP. Solo requiere de la señal de reloj. Almacena internamente la dirección, el dato (escritura) y la acción a realizar. Permite liberar al µP !! Incluye también : –Arquitectura entrelazada –Modo de ráfaga –Operación en pipeline –Registro de configuración Tecnológicamente limitada a 125 MHz

32 Double Data Rate SDRAM DDR SDRAM Permite transferencias en ambas transiciones del reloj. fmax superior a 200 MHz Soportada por varios chipsets

33 Enhanced SDRAM (ESDRAM) y Cache DRAM (CDRAM) SDRAM + cache SRAM Transferencias de ráfagas hasta 200 MHz. Soportada por algunos chipsets. Costo esquivalente a DDR SDRAM...x 4

34 DRAM Protocolares

35 SyncLink DRAM SLDRAM Operación real a 400 MHz Tecnológicamente superior a RDRAM Amplio respaldo de muchos fabricantes inicialmente...pero no por Intel

36 Rambus DRAM RDRAM Unifica las señales de dirección, datos y control bajo un bus común Transferencia mediante paquetes de bytes en ambas transiciones del reloj Incluye cache interna Especificaciones del bus muy rigurosas !!! Cambios drásticos en la tecnología (...RSL) RIMM Posibilidad de operar a +800 MHz...pero Transferencias de 16 bits...32...64 Patentada por Rambus Inc....y con el apoyo de Intel Amplio respaldo de fabricantes

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43 Utilización de DRAMs

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