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Design Introducción a los Circuitos Integrados Victor Grimblatt Managing Director Synopsys Chile R&D Center.

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1 Design Introducción a los Circuitos Integrados Victor Grimblatt Managing Director Synopsys Chile R&D Center

2 © 2005 Synopsys, Inc. (2) Circuito Integrado ?

3 © 2005 Synopsys, Inc. (3) Circuito Integrado Circuito: Conjunto de conductores que recorre una corriente eléctrica, y en el cual hay generalmente intercalados aparatos productores o consumidores de esta corriente. Circuito integrado: Combinación de elementos de circuito miniaturizados que se alojan en un único soporte o chip, generalmente de silicio. Fuente: Diccionario de la Real Academia Española (www.rae.es)

4 © 2005 Synopsys, Inc. (4) Circuito Integrado Circuito integrado: Conjunto de transistores y circuitos eléctricos construidos sobre un mismo cristal. Los circuitos integrados actuales no miden más de un centímetro de largo y pueden contener millones de transistores. Fuente: Diccionario de la Real Academia Española (www.rae.es)

5 © 2005 Synopsys, Inc. (5) Algunas Definiciones MSI: Medium Scale Integration, tipo de integración de chip capaz de albergar entre 10 y 500 transistores. LSI: Large Scale Integration, tipo de integración de chip capaz de albergar entre y transistores. VLSI: Very Large Scale Integration, tipo de integración de chip capaz de albergar sobre transistores. ULSI: Ultra Large Scale Integration, tipo de integración de chip capaz de albergar sobre circuitos. Hoy en día VLSI y ULSI se confunden

6 © 2005 Synopsys, Inc. (6) Die die wafer

7 © 2005 Synopsys, Inc. (7) Algunas Definiciones Die Size: Describe erróneamente el tamaño menor de los transistores en el chip. Corresponde al largo y ancho del circuito en la oblea de silicio. ASIC: Application Specific Integrated Circuit, circuito diseñado para una aplicación específica en oposición a los circuitos de propósito general como los microprocesadores. El uso de ASICs como componentes en los dispositivos electrónicos permite mejorar el rendimiento, reducir el consumo de potencia, mejorar la seguridad y reducir los costos.

8 © 2005 Synopsys, Inc. (8) Algunas Definiciones Síntesis lógica es el procesos por el cual las descripciones algorítmicas de circuitos son convertidas en un diseño de hardware. Ejemplos de este proceso incluyen la síntesis de Lenguajes de Descripción de Hardware (HDL) tales como VHDL y Verilog. El resultado de un proceso de síntesis puede ser un PAL, un FPGA o un ASIC. Compilador de silicio es un software que a partir de una especificación del usuario genera un circuito integrado.

9 © 2005 Synopsys, Inc. (9) El Primer Computador

10 © 2005 Synopsys, Inc. (10) ENIAC – El Primer Computador Electrónico (1946)

11 © 2005 Synopsys, Inc. (11) El Primer Transistor Bell Labs, 1948

12 © 2005 Synopsys, Inc. (12) El Primer Circuito Integrado Lógica bipolar 1960 ECL 3-input Gate Motorola 1966

13 © 2005 Synopsys, Inc. (13) Microprocesador Intel transistores 1 MHz operación

14 © 2005 Synopsys, Inc. (14) Microprocesador Pentium IV - Intel

15 © 2005 Synopsys, Inc. (15) Ley de Moore En 1965, Gordon Moore, co-fundador de Intel observó que el número de transistores en un chip se duplicaba cada 18 a 24 meses. A partir de esta observación predijo que la tecnología de semiconductores duplicaría su efectividad cada 18 meses.

16 © 2005 Synopsys, Inc. (16) Ley de Moore Fuente: Electronics, 19 Abril, 1965

17 © 2005 Synopsys, Inc. (17) Ley de Moore

18 © 2005 Synopsys, Inc. (18) Número de Transistores 1,000, ,000 10,000 1, i386 i486 Pentium ® Pentium ® Pro K 1000 millones de transistores Fuente: Intel Proyectado Pentium ® II Pentium ® III

19 © 2005 Synopsys, Inc. (19) Ley de Moore en Microprocesadores Pentium® proc P Año Transistores (MT) Duplicación en 1.96 años! 4004 El número de transistores en microprocesadores se duplica cada dos años Fuente: Intel

20 © 2005 Synopsys, Inc. (20) Crecimiento del Die Size Pentium ® proc P Die size (mm) ~7% crecimiento por año ~2X crecimiento en 10 años Die size crece 14% para satisfacer la ley de Moore Fuente: Intel

21 © 2005 Synopsys, Inc. (21) Frecuencia P6 Pentium ® proc Frecuencia (Mhz) La frecuencia en microprocesadores se duplica cada 2 años Se duplica cada 2 años Fuente: Intel

22 © 2005 Synopsys, Inc. (22) Disipación de Potencia P6 Pentium ® proc Potencia (Watts) La potencia de los microprocesadores continua creciendo Fuente: Intel

23 © 2005 Synopsys, Inc. (23) Densidad de Potencia Pentium® proc P Densidad de Potencia (W/cm2) Plato caliente Reactor Nuclear La densidad de potencia es muy alta para mantener la juntura a baja Tº Fuente: Intel

24 © 2005 Synopsys, Inc. (24) Sistema Inalámbrico digitalanalógico A D FSM phone book RTOS ARQ MAC Control Coders FFT Filtros Algoritmos cableados (nivel palabra) Lógica (nivel bit) Bandabase y circuitos RF Algoritmos de comunicación Protocolos Lógica cableada Analógico Core DSP Core P Una amplia gama de componentes como construimos esto???

25 © 2005 Synopsys, Inc. (25) ¿Qué es un SoC? ?

26 © 2005 Synopsys, Inc. (26) ¿Qué es un SoC? SoC es un estilo de diseño y un tipo de producto

27 © 2005 Synopsys, Inc. (27) ¿Qué es un SoC? Un chip diseñado con la funcionalidad completa de un sistema que incorpora una mezcla heterogénea de arquitecturas de proceso y de computación

28 © 2005 Synopsys, Inc. (28) ¿Qué es un SoC? Mezcla de CPUs, memoria, y periféricos en un chip Mezcla de bloques sintetizados y bloques custom (macros hechas por hardware) Para productos con restricciones de costo y time-to-market

29 © 2005 Synopsys, Inc. (29) ¿Qué es un SoC? Implicancias metodológicas: Diseño de bloques IP usando estándares estrictos para creación y reusabilidad Uso de definiciones estándares de interfaz Combinación de alto nivel – estilo ASIC – usando flujos y herramientas estándares

30 © 2005 Synopsys, Inc. (30) SoC es Del sistema al silicio en un time-to-market rápido....y un proceso. System Design SoC Integration Fabrication Qualification IP Creation SoC Requirements System control and functionality Interaction with other systems … un producto... Soluciones para aplicaciones específicas que implementan sistemas enteros general purpose processor processor bus DRAM special function processor NVM (program) NVM (data) peripheral bus Analog / Mixed signal communications peripherals customer specific DMA bus interface Applications APIs Device Drivers Program and data storage Interaction with real world

31 © 2005 Synopsys, Inc. (31) Miniaturización Consumerization Impulso de SoC Dos fuerzas trabajan en conjunto en la industria electrónica: Los proveedores de sistemas deben diferenciar productos a través de aplicaciones de software. Fabricantes de semiconductores deben cubrir los costos de fabricación a través de sistemas de valor agregado. El dinamismo del mercado requiere: time-to-market rápido Bajo costo Curva de aprendizaje rápida Geometrias pequeñas permiten: Integración de alto rendimiento

32 © 2005 Synopsys, Inc. (32) Desafíos del Diseño Funcionalidad + Testabilidad Retraso en cableado Gestión de potencia Software embebido Integridad de las señales Efectos RF Chip híbridos Packaging Limites físicos ,000,000,000,000 Número de transistores

33 © 2005 Synopsys, Inc. (33) Diseño de Chips – CAD Industria EDA Sistemas electrónicos Foundries Mundo real Industria de semiconductores

34 © 2005 Synopsys, Inc. (34) Mayor Complejidad de Dispositivos y Contexto Crecimiento exponencial de la complejidad de los dispositivos – ley de Moore. Crecimiento de la complejidad de los sistemas en los cuales se utilizan los dispositivos (ej. celular). Crecimiento de la productividad en diseño Complejidad Hay exponencialmente más transistores

35 © 2005 Synopsys, Inc. (35) Efectos Submicrón Las geometrías pequeñas causan diversos efectos que eran ignorados en el pasado Capacitancias de acoplamiento Integridad de señales Resistencia Inductancia Efectos DSM El diseño de cada transistor es más difícil

36 © 2005 Synopsys, Inc. (36) Heterogeneidad en el Chip Gran diversidad de elementos en el chip Procesadores Software Memoria Análogo Más transistores hacen cosas diferentes Heterogeneidad

37 © 2005 Synopsys, Inc. (37) Fuerte Presión del Mercado Ventana de diseño más pequeña Menor tolerancia a revisiones Mayor complejidad, mayor riesgo, mayor variedad, ventana más pequeña Time-to-money

38 © 2005 Synopsys, Inc. (38) Productividad del Diseño Dominio específico Comportamental RTL Puerta Transistor Puertas/semana Dataquest 8K – 12K 2K – 10K 1K – 2K 100 – – 20

39 © 2005 Synopsys, Inc. (39) Flujo de Diseño Floorplan Síntesis Síntesis lógica Test (SCAN/JTAG) Reducción de potencia Síntesis datapath CWLM Lib DW Restriccione s Verificación formal Verificación puertas Testbench Verificación RTL ATPG Código RTL Spec Selección de arquitectura RTL Chequeo código Diseño físico Análisis estático del tiempo Netlist puertas Información posicionamient o GDSII

40 © 2005 Synopsys, Inc. (40) Flujo Simplificado HDL Síntesis RTL Netlist Optimización lógica Netlist Diseño físico Layout Diseño manual Generador de módulos Librería

41 © 2005 Synopsys, Inc. (41) Diseño Manual Nivel compuerta (100 compuertas / semana) Nivel transistor (10 – 20 compuertas / semana) Excesivamente caro (costo y tiempo) Usado para Analógico Biblioteca de compuertas Datapath en diseños de alto rendimiento

42 © 2005 Synopsys, Inc. (42) Generador de Módulos Generadores parametrizables de layout Generalmente usados en Memorias PLA Register files Ocasionalmente usados para Multiplicadores Datapath de propósito general Datapaths en diseños de alto rendimiento

43 © 2005 Synopsys, Inc. (43) Biblioteca Contiene por cada celda Información funcional Información temporal Información física (área) Características de potencia Modelos de simulación

44 © 2005 Synopsys, Inc. (44) HDL a Nivel RTL module foobar (q,clk,s,a,b); input clk, s, a, b; output q;req q; reg d; or b or s) // mux begin if(!s) d = a; else if(s) d = b; else d = bx end //always // latch begin if(clk == 1) q = d; else if(clk !== 0)) q = bxb; end //always End module

45 © 2005 Synopsys, Inc. (45) RTL Implícitamente estructural Los registros y su interconectividad están definidos El comportamiento clock-to-clock está definido Solo la lógica de control de transferencia es sintetizada Mejoras posibles Asignación automática de recursos

46 © 2005 Synopsys, Inc. (46) Sintesis RTL module foobar (q,clk,s,a,b); input clk, s, a, b; output q;req q; reg d; or b or s) // mux begin if(!s) d = a; else if(s) d = b; else d = bx end //always HDL Netlist Sintesis RTL

47 © 2005 Synopsys, Inc. (47) Optimización Lógica Realiza transformaciones y optimizaciones Transformación grafos estructurados Transformaciones booleanas Mapeo en una librería física

48 © 2005 Synopsys, Inc. (48) Diseño Físico Transforma circuitos secuenciales en circuitos físicos Posiciona componentes Rutea Transforma en mascaras O FPGA Posiciona tablas look-up Rutea

49 © 2005 Synopsys, Inc. (49) Layout en Celdas Estándares

50 © 2005 Synopsys, Inc. (50) Gate Array

51 © 2005 Synopsys, Inc. (51) Optimización Lógica Combinatoria Entradas Red booleana inicial Caracterización temporal del módulo Tiempo de llegada de entradas Factores de carga Objetivos de optimización Tiempos requeridos Superficie Descripción librería a usar Salida Netlist con área mínima que cumple con los tiempos requeridos

52 © 2005 Synopsys, Inc. (52) Flujo de Diseño RTL Netlist Biblioteca Optimización lógica Independiente tecnología Dependiente tecnología Opt. Lógica 2 niveles Opt. Lógica multinivel Biblioteca

53 © 2005 Synopsys, Inc. (53) Optimización 2 Niveles Eficiente y madura Fundamentos teóricos para la optimización lógica multinivel Usada directamente para PLA y PLD Usada como subrutina en optimización multinivel Logic Minimization Algorithms for VLSi Synthesis, Robert King Brayton, Alberto L. Sangiovanni-Vincentelli, Curtis T. McMullen, Gary D. Hachtel, Agosto 1984

54 © 2005 Synopsys, Inc. (54) Nueva Metodología Divide la optimización lógica en dos problemas Optimización independiente de la tecnología Determina la estructura lógica general Estima costos independientes de la tecnología Optimización dependiente de la tecnología Mapea en puertas de la biblioteca

55 © 2005 Synopsys, Inc. (55) Optimización Independiente de la Tecnología Minimiza las funciones lógicas (2 niveles) Busca subexpresiones comunes Sustituye una expresión dentro de la otra Factoriza funciones simples f=ac+ad+bc+bd+a!e (suma de productos) =(a+b)(c+d)+a!e (forma factorizada)

56 © 2005 Synopsys, Inc. (56) Técnicas de Optimización Independientes Two-level minimization Selective collapsing Algebraic decomposition Restructuring for timing Redundancy removal Transduction Global-flow Dependientes Tree covering Load buffering Rule-based mapping Signature analysis Inverter phase assignment Discrete sizing

57 © 2005 Synopsys, Inc. (57) Síntesis Comportamental HDL Síntesis RTL Netlist Optimización lógica Netlist Diseño físico Layout Librería Síntesis Comportamental HDL

58 © 2005 Synopsys, Inc. (58) Nivel Comportamental Una descripción comportamental es siempre funcional Relaciones temporales son expresadas como precedencias Una micro arquitectura completa es sintetizada a partir de una descripción comportamental

59 © 2005 Synopsys, Inc. (59) Elementos Claves Asignación automática de recursos Ordenamiento cronológico (scheduling)

60 © 2005 Synopsys, Inc. (60) Características Sintesis Comportamental Ordenamiento de operaciones (scheduling) Inferencia de memoria Asignación de recursos Uso de componentes pipeline Lazos de pipeline Generación automática de autómatas de estado finito para control

61 © 2005 Synopsys, Inc. (61) Beneficios Diseño Comportamental Abstracción Especifica funcionalidad en vez de implementación Simulación rápida Diseño a nivel sistema Mejor calidad de resultado Generación automática de FSM

62 © 2005 Synopsys, Inc. (62) Estado del Arte Síntesis RTL madura y usada para diseño de chips Síntesis comportamental menos madura Usada originalmente en diseño de DSP Creciente uso en video, networking, y diseño ASIC No ha crecido lo suficiente para desplazar síntesis RTL

63 © 2005 Synopsys, Inc. (63) Y Ahora Que? ?

64 © 2005 Synopsys, Inc. (64) Síntesis de Sistemas Diseños son heterogéneos y atraviesan los dominios del control y flujo de datos en forma arbitraria Diseños deben ser modelados en lenguajes estándares y gráficos con consistencia entre dominios y niveles de abstracción HW Diseño de altos niveles de abstracción Reuso debe ser considerado a altos niveles de abstracción Necesita mezclar C, C++, Verilog y VHDL SW Integrado antes en el proceso de diseño Evaluación rápida de partición HW/SW Reuso de código debe ser considerada

65 © 2005 Synopsys, Inc. (65) Estado de la Sintesis de Sistemas Ha fallado aun más que la síntesis comportamental Más inversión que para comportamental Menos retorno que comportamental Problemas Cual es el lenguaje de diseño? Partición HW/SW Generación automática de HW/SW a partir de la descripción

66 © 2005 Synopsys, Inc. (66) Preguntas ?


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