UNIDAD 3: DISEÑO COMBINACIONAL EN SSI.

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1 UNIDAD 3: DISEÑO COMBINACIONAL EN SSI.
Competencia específica a desarrollar Implementa circuitos básicos combinacionales de baja escala de integración para el diseño de sistemas digitales.. © ILCEO: ING. MIGUEL ANGEL PEREZ SOLANO

2 3.1 SUMADORES/RESTADORES.
Los sumadores son importantísimos, no solamente en las computadoras (sistemas digitales), sino en muchos equipos electrónicos en los que se procesan datos numéricos. Comprender el funcionamiento de un sumador básico es fundamental en el estudio de los sistemas digitales. Analizaremos el semisumador (HA= Half Adder) y el sumador completo (FA=Full Adder). Un semi-sumador suma dos bits y genera una suma y una salida de acarreo. Un semi-sumador admite dos dígitos binarios en sus entradas y genera dos dígitos binarios en sus salidas: un bit de suma y un bit de acarreo.

3 A partir de las Ecuaciones anteriores se puede desarrollar la implementación lógica del funcionamiento de un semisumador. La salida de acarreo se produce mediante una puerta AND, siendo A y B sus dos entradas, y la salida de la suma se obtiene mediante una puerta OR-exclusiva. Recuerde que la operación OR-exclusiva se implementa con puertas AND, una puerta OR e inversores.

4 ………….Ahora el sumador completo
La diferencia principal entre un sumador completo y un semisumador es que el sumador completo acepta un acarreo de entrada. El símbolo lógico de un sumador completo se muestra a continuación, así como su tabla de vr y la tabla de verdad que describe su funcionamiento Un sumador completo tiene un acarreo de entrada mientras que el semisumador no.

5 SUMADORES BINARIOS EN PARALELO
Para formar un sumador binario en paralelo se conectan dos o más sumadores completos. Aca aprenderemos los principios básicos de este tipo de sumador, de manera que podamos entender todas las funciones necesarias de entrada y salida cuando se trabaja con este tipo de dispositivos.

6 SUMADORES PARALELO DE 4 BITS 74LS283

7 SUMADORES EN CASCADA Es posible implementar sumadores para palabras de tamaño superiores a 4 bits si se disponen varios 74LS283 en cascada. Para el efecto, basta simplemente con conectar la salida C4 del sumador de menor peso a la entrada CO del sumador siguiente. En la figura se muestra como se conectarían dos 74LS283 en cascada para con formar un sumador de 8 bits. Los dos sumadores se muestran recibiendo como datos a dos números binarios de 8 bits cada uno cuyos valores son: A= , B = , co=0. El resultado de la operación, mostrado también en la misma figura es y C4= 1.+

8 SUMADORES DE ACARREO SERIE Y DE ACARREO ANTICIPADO (fast carry look ahead)
Como se ha mencionado en la sección anterior, los sumadores paralelo pueden clasificarse en dos categorías dependiendo de la forma en que se manejan los acarreos internos de una etapa a otra. Estas categorías son: acarreo serie y acarreo anticipado. Externamente, ambos tipos de sumador son iguales en términos de entradas y salidas. La diferencia se encuentra en la velocidad a la que se suman los números. El sumador de acarreo anticipado es mucho más rápido que el sumador de acarreo serie. La generación de acarreo tiene lugar cuando el sumador completo genera internamente un acarreo de salida. Sólo cuando ambos bits de entrada son 1 se genera un acarreo. El acarreo generado, 𝐶 𝑔 , se expresa como la función AND de los 2 bits de entrada, A y B. La propagación de acarreo tiene lugar cuando el acarreo de entrada se transmite como acarreo de salida. Un acarreo de entrada puede ser propagado por el sumador completo cuando uno o ambos bits de entrada son igual a 1. El acarreo propagado, 𝐶 𝑝 , se expresa como la función OR de los bits de entrada.

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11 …………..Sumador/Restador
El mismo circuito integrado descrito anteriormente puede ser utilizado para llevar a la práctica operaciones de resta. Más aún, tanto la suma como la resta son, desde el punto de vista digital, muy similares, por lo cual resulta fácil la implementarla de circuitos digitales que permitan seleccionar una u otra operación. En la figura se muestra la forma como podría alambrarse, con la ayuda de 4 compuertas XOR auxiliares, un circuito sumador que permita, según la posición de un conmutador de selección, ejecutar la suma o la resta de dos datos binarios de 4 bits cada uno

12 Unidades de lógica y aritmética: ALU

13 3.2 CODIFICADORES A3 = 8 + 9 𝐴 2 = 4 + 5 + 6 + 7 𝐴 1 = 2 + 3 + 6 + 7
Un codificador es un circuito lógico combinacional que, esencialmente, realiza la función “inversa” del decodificador. Un codificador permite que se introduzca en una de sus entradas un nivel activo que representa un dígito, como puede ser un dígito decimal u octal, y lo convierte en una salida codificada, como BCD o binario. Los codificadores se pueden diseñar también para codificar símbolos diversos y caracteres alfabéticos. El proceso de conversión de símbolos comunes o números a un formato codificado recibe el nombre de codificación. A3 = 8 + 9 𝐴 2 = 𝐴 1 = 𝐴 0 = Codificador decimal-BCD Símbolo lógico de un codificador decimal a BCD.

14 EL CODIFICADOR DECIMAL-BCD 74HC147
El 74HC147 es un codificador con prioridad con entradas activas a nivel BAJO (0) para los dígitos decimales del 1 al 9, y salidas BCD activas a nivel BAJO, como se indica en el símbolo lógico de la Figura. Una salida BCD cero se consigue cuando ninguna de las entradas está activa. La numeración de los pines del dispositivo se muestra entre paréntesis. Este dispositivo puede estar disponible en otras familias CMOS o TTL.

15 EL CODIFICADOR 8-LÍNEAS A 3-LÍNEAS 74LS148
El 74LS148 es un codificador con prioridad que tiene ocho entradas activas a nivel BAJO y tres salidas binarias activas a nivel BAJO, como se muestra en la Figura. Este dispositivo se puede utilizar para convertir entradas octales (recuerde que los dígitos octales son del 0 al 7) en código binario de 3 bits. Para activar este dispositivo, la entrada de activación, (Enable Input, EI) tiene que estar activa a nivel BAJO. También tiene una EO (salida de activación, Enable Output) y una salida GS para permitir la ampliación. La salida EO está a nivel BAJO cuando la entrada EI está a nivel BAJO y ninguna de las entradas (de 0 a 7) se encuentra activada. GS está a nivel BAJO cuando EI está a nivel BAJO y cualquiera de las entradas se encuentra activada. Este dispositivo puede estar disponible en otras familias CMOS o TTL.

16 ………………………Aplicación El típico ejemplo de aplicación es un codificador de teclado. Por ejemplo, los diez dígitos decimales del teclado de una computadora tienen que codificarse para poder ser procesados por el circuito lógico. Cuando se pulsa una de las teclas, el dígito decimal se codifica a su correspondiente código BCD.

17 3.3 DECODIFICADORES. La función básica de un decodificador es detectar la presencia de una determinada combinación de bits (código) en sus entradas y señalar la presencia de este código mediante un cierto nivel de salida. En su forma general, un decodificador posee n líneas de entrada para gestionar n bits y en una de las 2 𝑛 líneas de salida indica la presencia de una o más combinaciones de n bits. En esta sección, se presentan varios tipos de decodificadores. Los principios básicos se pueden extender a otros decodificadores El decodificador binario básico supongamos que necesitamos determinar cuándo aparece el número binario 1001 en las entradas de un circuito digital. Se puede utilizar una puerta AND como elemento básico de decodificación, ya que produce una salida a nivel ALTO sólo cuando todas sus entradas están a nivel ALTO. Por tanto, debe asegurarse de que todas las entradas de la puerta AND estén a nivel ALTO cuando se introduce el número 1001, lo cual se puede conseguir invirtiendo los dos bits centrales (cuyos bits son 0), como se muestra en la Figura Lógica de decodificación del código binario 1001 con una salida activo ALTO

18 El decodificador de 4 bits
Para poder decodificar todas las posibles combinaciones de cuatro bits, se necesitan dieciséis puertas de decodificación ( 2 4 =16). Este tipo de decodificador se denomina comúnmente decodificador de 4 líneas a 16 líneas, ya que existen cuatro entradas y dieciséis salidas, o también se le llama decodificador 1 de 16, ya que para cualquier código dado en las entradas, sólo se activa una de las dieciséis posibles salidas. En la Tabla se muestra una lista de los dieciséis códigos binarios y sus correspondientes funciones de decodificación.

19 EL DECODIFICADOR 4 LINEAS A 16 LINEAS 74HC154 (también se llama 1 de 16) : ya que para cualquier código dado en las entradas, sólo se activa una de las dieciséis posibles salidas Decodificador de 5 bits construido con dos 74HC154.

20 ……………………….Aplicacion Los decodificadores tienen muchas aplicaciones. Un ejemplo es la selección de entradas y salidas en las computadoras, como se muestra en el diagrama general de la Figura. Las computadoras se comunican con una gran variedad de dispositivos externos, llamados periféricos, enviando y/o recibiendo datos a través de lo que se conoce como puertos de entrada/salida (E/S), como son impresoras, modems, escáneres, unidades de disco externas, teclados, monitores y otras computadoras. Así como se ve en la figura, se emplea un decodificador para seleccionar el puerto E/S determinado por la computadora, de forma que los datos puedan ser enviados o recibidos desde algún dispositivo externo concreto. Cada puerto de E/S tiene un número, denominado dirección, que lo identifica unívocamente. Cuando la computadora desea comunicarse con algún dispositivo en particular, envía el código de dirección apropiado del puerto de E/S al que está conectado el dispositivo en cuestión. Esta dirección binaria del puerto se decodifica, activándose la salida del decodificador apropiada que habilita el correspondiente puerto de E/S.

21 Un sistema simplificado de puertos de E/S con un decodificador de direcciones de puerto con sólo cuatro líneas de dirección

22 El decodificador BCD a decimal
Un decodificador BCD a decimal convierte cada código BCD (código 8421) en uno de los diez posibles dígitos decimales. Frecuentemente, se le denomina decodificador de 4-líneas a 10-líneas o decodificador 1 de 10. El 74HC42 es un CI decodificador BCD-decimal.

23 El decodificador BCD a 7-segmentos
El decodificador BCD a 7-segmentos acepta el código BCD en sus entradas y proporciona salidas capaces de excitar un display de 7-segmentos para generar un dígito decimal. En la Figura se muestra el diagrama lógico de un decodificador básico de 7-segmentos EL DECODIFICADOR /CONTROLADOR BCD A 7-SEGMENTOS 74LS47 Símbolo lógico de un decodificador/controlador BCD a 7-segmentos con salidas activas a nivel BAJO.

24 Ejemplos de supresión de cero mediante un decodificador/controlador BCD a 7-segmentos 74LS47.
El diagrama lógico de la Figura (a) ilustra la supresión anterior de cero para un número entero. El dígito más significativo (el de más a la izquierda) desaparece siempre que se introduzca el código del 0 en sus entradas BCD, ya que la RBI del decodificador de orden más alto se conecta a tierra de forma que siempre esté a nivel BAJO.

25 3.4 GENERADORES/DETECTORES DE PARIDAD.
Un bit de paridad indica si el número de 1s en un código es par o impar con el fin de detectar errores. Cuando se transfieren datos digitales de un punto a otro dentro de un sistema digital o cuando se transmiten códigos desde un sistema a otro, se pueden producir errores. Estos errores se manifiestan mediante cambios indeseados en los bits que conforman la información codificada; es decir, un 1 puede cambiar a 0 o un 0 a 1, debido a un mal funcionamiento de los componentes o al ruido eléctrico. En la mayoría de los sistemas digitales, la probabilidad de que haya un bit erróneo es muy pequeña, y la de que haya más de uno es todavía menor. En cualquier caso, cuando no se detecta un error, pueden originarse serios problemas en un sistema digital. En la unidad 1 se ha estudiado el método de paridad de detección de errores, en el que se añade un bit de paridad a un grupo de bits de información para conseguir que el número total de 1’s sea par o impar (dependiendo del sistema que se trate). Además de los bits de paridad, hay otros códigos específicos que también permiten realizar la detección de errores. Para poder comprobar o generar la paridad adecuada dentro de un determinado código, se puede aplicar un principio muy sencillo: La suma (descartando los acarreos) de un número par de 1s siempre es 0 y la suma de un número impar de 1s siempre es 1.

26 EL GENERADOR/COMPROBADOR DE PARIDAD DE 9 BITS 74LS280
El símbolo lógico y la tabla de funciones de un 74LS280 se representa en la figura. Este dispositivo se puede utilizar para comprobar la paridad par o impar en un código de 9 bits (ocho bits de datos y un bit de paridad), o puede también emplearse para generar un bit de paridad para un código binario de hasta 9 bits. Sus entradas son desde A hasta I; cuando en las entradas hay un número par de 1s, la salida Par es un nivel ALTO y la Salida Impar es un nivel BAJO. Este dispositivo puede estar disponible en otras familias CMOS o TTL.

27 Sistema de transmisión de datos con detección de errores
En la Figura se muestra un sistema simplificado de transmisión de datos para ilustrar una aplicación de los generadores/comprobadores de paridad, así como de los multiplexores y demultiplexores, y para ilustrar la necesidad de dispositivos de almacenamiento de datos en algunas aplicaciones.

28 FIN DE LA UNIDAD 3