[ Arquitectura de Computadores ] INTERFACES Y COMUNICACIONES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento.

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1 [ Arquitectura de Computadores ] INTERFACES Y COMUNICACIONES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia de la Computación IIC 2342 Semestre 2006-2 Domingo Mery D.Mery 1 Arquitectura de Computadores

2 Präsentat ion D.Mery 2 Arquitectura de Computadores [ Índice ]  5.1 Fundamentos E/S  5.2 Estructura de E/S  5.3 Almacenamiento externo  5.4 Buses  5.5 Dispositivos E/S  5.6 Introducción a las redes  5.7 Arquitecturas RAID

3 Präsentat ion D.Mery 3 Arquitectura de Computadores [ Índice ]  5.1 Fundamentos E/S  5.2 Estructura de E/S  5.3 Almacenamiento externo  5.4 Buses  5.5 Dispositivos E/S  5.6 Introducción a las redes  5.7 Arquitecturas RAID

4 [ E/S ] Präsentat ion Introducción D.Mery 4 Arquitectura de Computadores Clasificación de los dispositivos E/S [Stallings]: 1. Dispositivos legibles por los humanos: apropiados para la comunicación con el usuario (mouse, teclado, monitor, impresora) 2. Dispositivos legibles por máquina: adecuados para comunicarse con equipos electrónicos (discos, cintas) 3. Dispositivos de comunicaciones: apropiados para comunicarse con dispositivos lejanos (modem, tarjeta Ethernet).

5 [ E/S ] Präsentat ion Introducción D.Mery 5 Arquitectura de Computadores Diferencias de los dispositivos E/S: 1.Aplicaciones (ej: disco que almacena archivos, disco que almacena páginas de memoria virtual) 2.Complejidad del control (ej: impresora vs. disco) 3.Unidad de transferencia (bytes o bloques) 4.Representación de los errores (check sum, codificación) 5.Condiciones de error (cómo y qué se informa) 6.Velocidad de los datos (diferencia en varios órdenes de magnitud)

6 [ E/S ] Präsentat ion Introducción D.Mery 6 Arquitectura de Computadores Tarjeta posteruir Sun Gigaplane XB: Bus PCI 10 10 10 11 10 12 Velocidades de datos de dispositivos

7 [ E/S ] Präsentat ion D.Mery 7 Arquitectura de Computadores Velocidades de datos de dispositivos Introducción

8 [ E/S ] Präsentat ion D.Mery 8 Arquitectura de Computadores Clasificación de los dispositivos E/S [Tanenbaum]: 1.Dispositivos de bloques: dispositivos que almacenan la información en bloques de tamaño fijo (discos) 2.Dispositivos de caracteres: maneja la información mediante un flujo de caracteres sin estructurarlos en bloques (mouse, teclado, impresora) Introducción

9 [ E/S ] Präsentat ion D.Mery 9 Arquitectura de Computadores Objetivos del diseño de dispositivos E/S: 1. Eficiencia: -La mayoría de los dispositivos son muy lentos en comparación con la memoria y la CPU. -Se usa multiprogramación para aprovechar los tiempos de espera. -Intercambio se usa para introducir más procesos listos para la ejecución. -El principal esfuerzo en el diseño de E/S ha sido crear esquemas que mejoren su eficiencia. -El área que ha recibido más atención ha sido el disco duro, su rapidez no ha evolucionado de la misma manera que la velocidad de las CPUs y memorias. Introducción

10 [ E/S ] Präsentat ion D.Mery 10 Arquitectura de Computadores Objetivos del diseño de dispositivos E/S: 2. Generalidad: -Se desea que se gestionen todos los dispositivos de una manera uniforme Así se oculta la mayoría de detalles de la E/S con en rutinas de bajo nivel, de forma que los procesos contemplen los dispositivos en términos de funciones generales (leer, escribir, abrir, cerrar, etc.) Introducción

11 [ E/S ] Präsentat ion D.Mery 11 Arquitectura de Computadores Controladoras de dispositivos: Los dispositivos de E/S tienen componentes - mecánicos - electrónicos El componente electrónico se denomina: - controladora de dispositivo o - adaptador de dispositivo ( device controller) Muchas veces la controladora es capaz de manejar múltiples dispositivos idénticos. Muchas veces la controladora adopta un estándar (discos IDE o SCSI) Introducción

12 [ E/S ] Präsentat ion D.Mery 12 Arquitectura de Computadores Funciones típicas de las controladoras de dispositivos: Convertir un flujo de bits en serie en un bloque de bytes Corregir errores si es posible Copiar datos a la memoria principal Introducción

13 [ E/S ] Präsentat ion D.Mery 13 Arquitectura de Computadores Controladora de dispositivos: La controladora tiene registros que le sirven para comunicarse con la CPU. Al escribir: - para suministrar datos - para leer datos - encender o apagar dispositivo - etc. Al leer: - para averiguar el estado del dispositivo Además la controladora por lo general tiene un búfer. Introducción

14 [ E/S ] Präsentat ion D.Mery 14 Arquitectura de Computadores Manejo de los registros: a) Espacio de E/S y de memoria aparte Introducción

15 [ E/S ] Präsentat ion D.Mery 15 Arquitectura de Computadores Manejo de los registros: b) E/S con correspondencia en memoria Introducción

16 [ E/S ] Präsentat ion D.Mery 16 Arquitectura de Computadores Manejo de los registros: c) híbrido Introducción

17 [ E/S ] Präsentat ion Interrupciones D.Mery 17 Arquitectura de Computadores Existen tres técnicas para realizar la E/S: 1.E/S programada 2.E/S dirigida por interrupciones 3.E/S por acceso directo a la memoria

18 [ E/S ] Präsentat ion Interrupciones D.Mery 18 Arquitectura de Computadores 1. E/S programada: El dispositivo E/S realiza la acción (no la CPU) colocando los bits necesarios en sus registros de status. No hay interrupciones. La CPU chequea los bits de status continuamente.

19 [ E/S ] Präsentat ion Interrupciones D.Mery 19 Arquitectura de Computadores 2. E/S dirigida por interrupciones: La CPU es interrumpida cuando el dispositivo E/S está listo para intercambiar datos La CPU está libre entre la solicitud de datos e interrupción No hay necesidad de esperar Consume mucha CPU ya que cada byte leído/escrito pasa por la CPU desde/hacia la memoria

20 [ E/S ] Präsentat ion Interrupciones D.Mery 20 Arquitectura de Computadores 2. E/S dirigida por interrupciones: Pasos que ocurren cuando un E/S terminó su tarea Bus

21 [ E/S ] Präsentat ion Interrupciones D.Mery 21 Arquitectura de Computadores Interrupción precisa (definición): El contador de programa (PC) se guarda en un lugar conocido. Todas las instrucciones previas a aquella a la que apunta PC ya se ejecutaron por completo. No se ha ejecutado ninguna instrucción posterior a aquella a la que apunta PC. Se conoce (y se guarda en un lugar conocido) el estado de ejecución de la instrucción a la que apunta PC.

22 [ E/S ] Präsentat ion Interrupciones D.Mery 22 Arquitectura de Computadores Interrupción precisa (definición): El contador de programa (PC) se guarda en un lugar conocido. Todas las instrucciones previas a aquella a la que apunta PC ya se ejecutaron por completo. No se ha ejecutado ninguna instrucción posterior a aquella a la que apunta PC. Se conoce (y se guarda en un lugar conocido) el estado de ejecución de la instrucción a la que apunta PC. Una interrupción que no cumple con estos requisitos es una “interrupción imprecisa” y hace muy difícil el diseño de un sistema operativo, pues se debe determinar que ha sucedido y que aún no ha sucedido cuando se interrumpe.

23 [ E/S ] Präsentat ion Interrupciones D.Mery 23 Arquitectura de Computadores 3. E/S con acceso directo a memoria (DMA): Transfiere un bloque de datos directamente hacia/desde la memoria Se envía una interrupción cuando los datos fueron transferidos La CPU sólo participa al inicio y al final de la acción

24 [ E/S ] Präsentat ion Interrupciones D.Mery 24 Arquitectura de Computadores 3. E/S con acceso directo a memoria: Funcionamiento de una transferencia por DMA

25 [ E/S ] Präsentat ion Interrupciones D.Mery 25 Arquitectura de Computadores 3. E/S con acceso directo a memoria: DMA con un solo bus

26 [ E/S ] Präsentat ion Interrupciones D.Mery 26 Arquitectura de Computadores 3. E/S con acceso directo a memoria: DMA con buses independientes

27 [ E/S ] Präsentat ion Interrupciones D.Mery 27 Arquitectura de Computadores 3. E/S con acceso directo a memoria: DMA con bus E/S

28 [ E/S ] Präsentat ion D.Mery 28 Arquitectura de Computadores Evolución de las funciones E/S (parte I): 1.El procesador controla directamente los dispositivos periféricos. 2.Se añade una controladora del dispositivo de E/S. La CPU utiliza E/S programada. 3.Se incorporan interrupciones. 4.La controladora recibe el control directo del DMA, se transfieren datos hacia/desde la memoria sin usar CPU. Interrupciones

29 [ E/S ] Präsentat ion D.Mery 29 Arquitectura de Computadores Evolución de las funciones E/S (parte II): 5.La controladora posee un procesador separado con un conjunto de instrucciones especializadas para E/S. La CPU central le ordena al procesador de E/S la ejecución de un programa de E/S en la memoria principal. 6.La controladora E/S posee adicionalmente su propia memoria local. La controladora es un computador independiente. Interrupciones

30 [ Fundamentos ] Präsentat ion Fundamentos D.Mery 30 Arquitectura de Computadores La llegada de una interrupción provoca que la CPU suspenda la ejecución de un programa e inicie la ejecución de otro programa (rutina de servicio de interrupción). Como las interrupciones pueden producirse en cualquier momento, es muy probable que se altere la secuencia de sucesos que el programador había previsto inicialmente. Es por ello que las interrupciones deber controlarse cuidadosamente.

31 [ Fundamentos ] Präsentat ion Fundamentos D.Mery 31 Arquitectura de Computadores Etapas seguidas ante una interrupción en un sistema dotado de “vectorización”: 1.- El dispositivo envía la solicitud de interrupción mediante la línea INTR (interrupt request). El procesador termina la ejecución de la instrucción en curso y analiza la línea de petición de interrupción, INTR. Si esta línea no está activada continuará normalmente con la ejecución de la siguiente instrucción, en caso contrario se pasa a la etapa siguiente.

32 [ Fundamentos ] Präsentat ion Fundamentos D.Mery 32 Arquitectura de Computadores 2.- La CPU reconoce la interrupción, para informar al dispositivo de ello, activa la línea de reconocimiento de interrupción, INTA (interrupt acknowledge). 3.- El dispositivo que reciba la señal INTA envía el código de interrupción por el bus de datos. 4.- La CPU calcula la dirección de memoria donde se encuentra la rutina de servicio de interrupción (vector de interrupción).

33 [ Fundamentos ] Präsentat ion Fundamentos D.Mery 33 Arquitectura de Computadores 5.- El estado del procesador, y en particular el contador de programa, se salva en la pila de la misma forma que en una llamada a procedimiento. La dirección de la rutina de servicio de interrupción se carga en el contador de programa, con lo que se pasa el control a la citada rutina. La ejecución continúa hasta que el procesador encuentre la instrucción de retorno de interrupción. 6.- Cuando se encuentre la instrucción de retorno de interrupción se restaura el estado del procesador, en especial el contador de programa, y se devuelve el control al programa interrumpido.

34 [ Fundamentos ] Präsentat ion Fundamentos D.Mery 34 Arquitectura de Computadores Normalmente la primera instrucción de la rutina de servicio tendrá como fin desactivar las interrupciones para impedir el anidamiento, por otra parte, antes de devolver el control al programa interrumpido se volverán a habilitar si es necesario.

35 Präsentat ion D.Mery 35 Arquitectura de Computadores [ Índice ]  5.1 Fundamentos E/S  5.2 Estructura de E/S  5.3 Almacenamiento externo  5.4 Buses  5.5 Dispositivos E/S  5.6 Introducción a las redes  5.7 Arquitecturas RAID

36 [ Estructura ] Präsentat ion Introducción D.Mery 36 Arquitectura de Computadores CPU Dispositivo I/O Controladora

37 [ Estructura ] Präsentat ion Introducción D.Mery 37 Arquitectura de Computadores Dispositivo I/O

38 [ Estructura ] Präsentat ion Introducción D.Mery 38 Arquitectura de Computadores Controladora

39 [ Estructura ] Präsentat ion Reconocimiento D.Mery 39 Arquitectura de Computadores CPU I/ORAM Bus de direcciones Bus de datos CE A0 A11 D0 D7 D0 D7 A0 A12 WR RD MREQ decoder ROM CE INTA INTR

40 [ Estructura ] Präsentat ion Reconocimiento D.Mery 40 Arquitectura de Computadores CPU I/ORAM Bus de direcciones Bus de datos CE A0 A11 D0 D7 D0 D7 A0 A12 WR RD MREQ decoder ROM CE 1. El dispositivo I/O solicita atención (envía una señal de INT). INTA INTR

41 [ Estructura ] Präsentat ion Reconocimiento D.Mery 41 Arquitectura de Computadores CPU I/ORAM Bus de direcciones Bus de datos CE A0 A11 D0 D7 D0 D7 A0 A12 WR RD MREQ decoder ROM CE 1.El dispositivo I/O solicita atención (envía una señal de INT). 2.La CPU termina su instrucción y reconoce interrupción. INTA INTR

42 [ Estructura ] Präsentat ion Reconocimiento D.Mery 42 Arquitectura de Computadores CPU I/ORAM Bus de direcciones Bus de datos CE A0 A11 D0 D7 D0 D7 A0 A12 WR RD MREQ decoder ROM CE 1.El dispositivo I/O solicita atención (envía una señal de INT). 2.La CPU termina su instrucción y reconoce interrupción. 3.El dispositivo I/O envía un dato D por el bus de datos.  Dato D INTA INTR

43 [ Estructura ] Präsentat ion Reconocimiento D.Mery 43 Arquitectura de Computadores CPU I/ORAM Bus de direcciones Bus de datos CE A0 A11 D0 D7 D0 D7 A0 A12 WR RD MREQ decoder ROM CE 1.El dispositivo I/O solicita atención (envía una señal de INT). 2.La CPU termina su instrucción y reconoce interrupción. 3.El dispositivo I/O envía un dato D por el bus de datos. 4.La CPU forma una dirección X a partir del dato D, i.e. X=f(D), y ejecuta la rutina con PC=X.  Dirección X INTA INTR

44 [ Estructura ] Präsentat ion Reconocimiento D.Mery 44 Arquitectura de Computadores Dirección X 5. Se ejecuta la rutina de atención. 6. Al final se regresa al programa inicial.

45 [ Estructura ] Präsentat ion Interrupción por vectores D.Mery 45 Arquitectura de Computadores Vector de interrupciones: Un forma de obtener X a partir de D es mediante una tabla, denominada “vector de interrupciones”. En alguna parte de la memoria se encuentra el vector de interrupciones. Los elementos de este vector contienen las direcciones, o códigos para llegara a las direcciones, de atención a las rutinas de interrupción.

46 [ Estructura ] Präsentat ion D.Mery 46 Arquitectura de Computadores Ejemplo (Interrupción de un teclado): 1.El teclado envía en el bus de datos el byte D=09h. 2.La CPU forma la dirección V a partir de D, en este caso V = 0009h, de esta manera lee en la dirección 0009h y 0000Ah de su memoria un dato X. Supongamos que esos datos son 12h y 03h (X = 1203h) 3.Este dato X es la nueva dirección de memoria, en la que se encuentra la rutina de atención a la interrupción, es decir PC  1203h. 4.La CPU ejecuta el programa a partir de la posición PC. Esta rutina lee la tecla presionada en el teclado. 5.La CPU termina de ejecutar la rutina de interrupción y vuelve al programa original. Interrupción por vectores

47 [ Estructura ] Präsentat ion D.Mery 47 Arquitectura de Computadores ¿Qué pasa si el computador tiene varios dispositivos I/O que pueden interrumpir? Múltiples interrupciones

48 [ Estructura ] Präsentat ion D.Mery 48 Arquitectura de Computadores ¿Qué pasa si el computador tiene varios dispositivos I/O que pueden interrumpir? 1. La CPU debería tener una entrada INTR y una salida INTA por cada dispositivo. 2. Consulta mediante software. 3. Conexión en cadena. 4. Arbitraje del bus. Múltiples interrupciones

49 [ Estructura ] Präsentat ion D.Mery 49 Arquitectura de Computadores 1. CPU con varios INTR/INTA Múltiples interrupciones INTR1 INTA1 INTR2 INT2 INTRn INTAn I/O 1 I/O 2I/O n CPU

50 [ Estructura ] Präsentat ion D.Mery 50 Arquitectura de Computadores 2. Consulta mediante software Cuando la CPU detecta una interrupción se ejecuta una rutina general de servicio de interrupción que se encarga de consultar a cada módulo I/O para determinar en módulo que ha provocado la interrupción. Esto, generalmente se hace leyendo los registros de estatus de los dispositivos. El orden en que se pregunta implica el orden de jerarquía. Múltiples interrupciones

51 [ Estructura ] Präsentat ion D.Mery 51 Arquitectura de Computadores 3. Conexión en cadena Múltiples interrupciones I/O 1 I/O 2I/O n CPU INTR INTA

52 [ Estructura ] Präsentat ion D.Mery 52 Arquitectura de Computadores 4. Arbitraje de bus El módulo I/O debe disponer del control del bus antes de poder activar la línea de petición de interrupción. Así, sólo un módulo puede activar la línea en un instante. Cuando la CPU detecta la interrupción, responde mediante la línea de reconocimiento de interrupción. Después el módulo que solicitó la interrupción sitúa el vector D en las líneas de datos. Múltiples interrupciones

53 [ Estructura ] Präsentat ion D.Mery 53 Arquitectura de Computadores Múltiples interrupciones Controlador de interrupciones 82C59A

54 Präsentat ion D.Mery 54 Arquitectura de Computadores [ Índice ]  5.1 Fundamentos E/S  5.2 Estructura de E/S  5.3 Almacenamiento externo  5.4 Buses  5.5 Dispositivos E/S  5.6 Introducción a las redes  5.7 Arquitecturas RAID

55 [ E/S ] Präsentat ion IBM Ultrastar 36ZX Discos D.Mery 55 Arquitectura de Computadores

56 [ E/S ] Präsentat ion Componentes de un disco duro Discos D.Mery 56 Arquitectura de Computadores

57 [ E/S ] Präsentat ion Constitución de un disco Discos D.Mery 57 Arquitectura de Computadores

58 [ E/S ] Präsentat ion Lectura: El flujo magnético del disco se transforma en corriente eléctrica sobre la bobina del cabezal. Escritura: La corriente que circula por la bobina provoca un flujo magnético sobre el núcleo y por lo tanto sobre la superficie del disco. El sentido de la corriente ↔ dirección de magnetización. El nucleo ferromagnético posee una separación llamada gap que permite que el flujo electromagnético se propage hasta la superficie de grabación. Podemos hacernos una idea de su tamaño: Gap ≤ 40 µm. Discos D.Mery 58 Arquitectura de Computadores

59 [ E/S ] Präsentat ion Escritura/lectura en un disco magnético Discos D.Mery 59 Arquitectura de Computadores

60 [ E/S ] Präsentat ion Disco duro D.Mery 60 Arquitectura de Computadores Lectura/escritura en un medio magnético

61 [ E/S ] Präsentat ion Discos Medio de grabación Sustrato: Suelen ser de alumnio ya que debe cumplir varios requisitos: Debe tener un bajo coeficiente de dilatación, pues la fuerza centrífuga de la rotación podría deformar el soporte difucultando la lectura y escritura. La superficie debe ser muy lisa. Superficie magnetizable: Se trata de una capa de material magnético y por tanto susceptible a los campos electromagnéticos. En general se utilizan dos tipos de capas: óxido y película delgada. D.Mery 61 Arquitectura de Computadores

62 [ E/S ] Präsentat ion Discos Cabezas (Heads): Realizan la lectura física de cada superficie del disco. Hay tantas cabezas como superficies útiles. En principio, dos cabezas por cada disco Las cabezas se mueven a la vez, pues están unidas al mismo brazo. Un multiplexor se encarga de conmutar la lectura/escritura entre una u otra cabeza. D.Mery 62 Arquitectura de Computadores

63 [ E/S ] Präsentat ion Discos Pistas (Tracks) Cada una de las lineas concéntricas en que se divide la superficie de un disco. Una pista es un anillo circular sobre un lado del disco. Cada pista tiene un número. El diagrama muestra 3 pistas. D.Mery 63 Arquitectura de Computadores

64 [ E/S ] Präsentat ion Discos Sectores Se llama sector de un disco, una parte en forma de cuña del mismo. Cada sector está numerado. En un disquete de 5 1/4” hay 40 pistas con 9 sectores cada una. En un disquete de 3 1/2” hay 80 pistas con 9 sectores cada una. De manera que, en un disquete de 3 1/2” hay el doble de lugares que en un disquete de 5¼” D.Mery 64 Arquitectura de Computadores

65 [ E/S ] Präsentat ion Discos Sector de pista es el área de intersección entre una pista y un sector. (área amarilla) D.Mery 65 Arquitectura de Computadores

66 [ E/S ] Präsentat ion Discos Bloque (Clusters) Un cluster es un conjunto de sectores de pista, desde 2 a 32 o más, dependiendo del esquema de formateo que se use. El esquema más común para PC determina la cantidad de sectores de pista por cada cluster sobre la base de la capacidad del disco. Un disco rígido de 1.2 gigabytes tendrá el doble de clusters que un disco rígido de 500 MB. D.Mery 66 Arquitectura de Computadores

67 [ E/S ] Präsentat ion Discos Cilindro (Cylinder) Pistas de todos los platos que equidistan del eje. Es decir, pistas a las que acceden las cabezas cuando el brazo no se mueve. D.Mery 67 Arquitectura de Computadores

68 [ E/S ] Präsentat ion Discos Ejemplo: Parámetros de un disquete de 3’5 pulgadas,1’44MBytes: - 80 Cylinders, 2 Heads, 512 Bytes/Sector, 18 Sectors/Track - Multiplicando: 80 x 2 x 18 x 512 = 1.474.560 bytes D.Mery 68 Arquitectura de Computadores

69 [ E/S ] Präsentat ion Disposición de datos en un disco Discos D.Mery 69 Arquitectura de Computadores

70 [ E/S ] Präsentat ion Componentes de una unidad de Disco Discos D.Mery 70 Arquitectura de Computadores

71 [ E/S ] Präsentat ion Componentes de una unidad de Disco Discos D.Mery 71 Arquitectura de Computadores

72 [ E/S ] Präsentat ion Discos El procedimiento para leer/escribir datos en un disco duro tiene 4 pasos: 1. Búsqueda 2. Rotación 3. Ubicación 4. Transferencia de datos Ver animación aquí: http://www.jegsworks.com/Lessons-sp/lesson6/lesson6-5.htm D.Mery 72 Arquitectura de Computadores

73 [ E/S ] Präsentat ion Discos Características físicas de los sistemas de disco: Movimiento de cabeza:cabeza fija (una por pista) cabeza móvil (una por superficie) Portabilidad del disco:disco no extraíble disco extraíble Caras:simple cara doble cara Platos:un solo plato múltiples platos Mecanismo de las cabezas:contacto (flexible) hueco fijo hueco aerodinámico (Winchester) D.Mery 73 Arquitectura de Computadores

74 Präsentat ion D.Mery 74 Arquitectura de Computadores [ Índice ]  5.1 Fundamentos E/S  5.2 Estructura de E/S  5.3 Almacenamiento externo  5.4 Buses  5.5 Dispositivos E/S  5.6 Introducción a las redes  5.7 Arquitecturas RAID

75 [ E/S ] Präsentat ion CD D.Mery 75 Arquitectura de Computadores Lectura en un CD

76 [ E/S ] Präsentat ion CD Audio Duración 100 años Información grabada en forma de espiral (son 22.188 revoluciones, 5.6km) Diámetro 12cm,  r utilizable 3.25cm Espesor 1.2 mm Velocidad angular variable Velocidad lineal constante 1.2m/s Los bits se guardan como pits (fosos) y lands (llanos) que se imprimen en un proceso fotográfico usando una película. Capacidad alrededor de 74 min. CD-Audio D.Mery 76 Arquitectura de Computadores

77 [ E/S ] Präsentat ion CD-Audio D.Mery 77 Arquitectura de Computadores

78 [ E/S ] Präsentat ion CD ROM (read only memory) Diseñados para guardar información. Parecido al CD Audio, sin embargo posee un mayor número de bits de control para corregir errores (ya que los datos no se pueden perder, en cambio si se pierde un poco de audio el cerebro puede reconstruirlo). La capacidad es del orden de los 750 MB. CD-ROM D.Mery 78 Arquitectura de Computadores

79 [ E/S ] Präsentat ion Formato del CD ROM CD-ROM D.Mery 79 Arquitectura de Computadores

80 [ E/S ] Präsentat ion CD R (recordable) CD que puede ser grabado una vez. Presenta elementos químicos transparentes que estallan al ser iluminados con un láser de alta potencia. Al estallar se produce un fenómeno parecido a una mancha provocada por una tinta. Este principio se usa para producir los fosos, sino se hace estallar nada corresponde a un llano. Un láser de menor potencia es usado para leer el CD. Para un usuario es como si fuera un CD-ROM, sin embargo el proceso de elaboración es distinto. CD-R D.Mery 80 Arquitectura de Computadores

81 [ E/S ] Präsentat ion CD RW (rewriteble) CD que puede ser grabado y borrado varias veces. Tiene varias capas químicas con aleaciones con dos estados estables: cristalino:superficie lisa (buena reflexión) amorfo:las moléculas presentan una orientación aleatoria (reflexión pobre) Un láser de alta potencia  amorfo  fosa Un láser de potencia media  cristalino  llano Un láser de potencia baja se usa para leer. Se puede borrar entre 500 mil y 1 millón de veces. La escritura es más lenta que el CD-R. CD-RW D.Mery 81 Arquitectura de Computadores

82 [ E/S ] Präsentat ion DVD (digital video disk, digital versatil disk) Es el mismo principio de los CDs pero con fosos más pequeños, espirales más apretadas y un láser más delgado. Pueden ser de una/dos capas, una/dos caras: LadosCapasCapacidad 1 1 4.7 GB 1 2 8.5 GB 2 1 9.4 GB 2 2 17 GB DVD D.Mery 82 Arquitectura de Computadores

83 [ E/S ] Präsentat ion DVD (digital video disk, digital versatil disk) Ya existen en el mercado DVD-R. En un futuro muy cercano todos los PCs contarán con grabadores DVD. Para películas existen regiones definidas por Hollywood con el fin de controlar el mercado (POR SUERTE LOS DISCOS DUROS NO HAN SIDO ESTANDARIZADOS POR Hollywood!!) DVD D.Mery 83 Arquitectura de Computadores

84 [ E/S ] Präsentat ion CD vs. DVD D.Mery 84 Arquitectura de Computadores CD DVD

85 [ E/S ] Präsentat ion Discos magneto-ópticos (MO) El medio de grabación es magnético, funciona con distintas polarizaciones. La polaridad se cambia a altas temperaturas. El láser calienta el medio y una vez caliente se aplica el campo magnético para cambiar la polaridad. La lectura es puramente óptica. La dirección del magnetismo se puede detectar por un haz de luz láser polarizada de menor intensidad. Mayor longevidad que CD-RW. MO es mas económico que disco duro. MO D.Mery 85 Arquitectura de Computadores

86 Präsentat ion D.Mery 86 Arquitectura de Computadores [ Índice ]  5.1 Fundamentos E/S  5.2 Estructura de E/S  5.3 Almacenamiento externo  5.4 Buses  5.5 Dispositivos E/S  5.6 Introducción a las redes  5.7 Arquitecturas RAID

87 [ E/S ] Präsentat ion Buses D.Mery 87 Arquitectura de Computadores Interconexiones en un computador

88 [ E/S ] Präsentat ion Buses D.Mery 88 Arquitectura de Computadores Existe una gran cantidad de posibles sistemas de interconexión en un computador. Estructuras basadas en un bus único o múltiple son las más comunes. e.g. Control/Address/Data bus (PC) e.g. Unibus (DEC-PDP)

89 [ E/S ] Präsentat ion Buses D.Mery 89 Arquitectura de Computadores Un bus es un camino de comunicación entre dos o más dispositivos. Una característica clave de un bus es que se trata de un medio de transmisión compartido. Al bus se le conectan varios dispositivos, y cualquier señal transmitida por uno de esos dispositivos está disponible para que los otros dispositivos conectados al bus puedan acceder a ella. Si los dispositivos transmite por el bus al mismo tiempo 

90 [ E/S ] Präsentat ion Buses D.Mery 90 Arquitectura de Computadores CPU Memoria RAM Memoria ROM I/O Bus de 20 líneas

91 [ E/S ] Präsentat ion Buses D.Mery 91 Arquitectura de Computadores CPU Memoria RAM Memoria ROM I/O Bus de 40 líneas

92 [ E/S ] Präsentat ion Buses D.Mery 92 Arquitectura de Computadores CPU Memoria RAM Memoria ROM I/O BUS

93 [ E/S ] Präsentat ion Buses D.Mery 93 Arquitectura de Computadores CPU ROM RAM I/O

94 [ E/S ] Präsentat ion Buses D.Mery 94 Arquitectura de Computadores

95 [ E/S ] Präsentat ion Buses D.Mery 95 Arquitectura de Computadores Arquitectura de bus tradicional

96 [ E/S ] Präsentat ion Buses D.Mery 96 Arquitectura de Computadores Arquitectura de altas prestaciones

97 [ E/S ] Präsentat ion Buses D.Mery 97 Arquitectura de Computadores Un bus es un camino de comunicación entre dos o más dispositivos. Una característica clave de un bus es que se trata de un medio de transmisión compartido. Al bus se le conectan varios dispositivos, y cualquier señal transmitida por uno de esos dispositivos está disponible para que los otros dispositivos conectados al bus puedan acceder a ella. Si los dispositivos transmiten por el bus al mismo tiempo 

98 [ E/S ] Präsentat ion Buses D.Mery 98 Arquitectura de Computadores

99 [ E/S ] Präsentat ion Buses D.Mery 99 Arquitectura de Computadores Arquitectura de bus tradicional

100 [ E/S ] Präsentat ion Buses D.Mery 100 Arquitectura de Computadores Arquitectura de alto desempeño

101 [ E/S ] Präsentat ion Buses D.Mery 101 Arquitectura de Computadores Diseño del bus: tipos de líneas Líneas dedicadas: Dedicación física: conectan siempre el mismo subconjunto de módulos (ej: bus de dispositivos E/S) Dedicación funcional: realizan siempre la misma función (ej: líneas de control en cualquier bus) Ventaja: menos disputas por acceso al bus. Desventaja:se incrementa tamaño y precio.

102 [ E/S ] Präsentat ion Buses D.Mery 102 Arquitectura de Computadores Diseño del bus: tipos de líneas Líneas dedicadas: CPU ROM RAM I/O Datos Direcciones

103 [ E/S ] Präsentat ion Buses D.Mery 103 Arquitectura de Computadores Líneas dedicadas: CPU I/ORAM Bus de direcciones Bus de datos CE A0 A11 D0 D7 D0 D7 A0 A12 WR RD MREQ decoder ROM CE INTR INTA 12 líneas 8 líneas

104 [ E/S ] Präsentat ion Buses D.Mery 104 Arquitectura de Computadores Diseño del bus: tipos de líneas Líneas multiplexadas: Propósitos diferentes en distintos instantes de tiempo (ej: bus de datos / direcciones según una línea de control) Ventaja: menos líneas  se reduce tamaño y precio. Desventajas:se complica la circuitería se reduce velocidad del computador.

105 [ E/S ] Präsentat ion Buses D.Mery 105 Arquitectura de Computadores Diseño del bus: tipos de líneas Líneas multiplexadas: CPU ROM RAM I/O Datos y Direcciones Control

106 [ E/S ] Präsentat ion Buses D.Mery 106 Arquitectura de Computadores Líneas multiplexadas: CPU I/ORAM Bus general CE A0 A11 D0 D7 D0 D7 A0 A12 WR RD MREQ decoder ROM CE INTR INTA 12 líneas

107 [ E/S ] Präsentat ion Buses D.Mery 107 Arquitectura de Computadores Arbitraje: Los dispositivos conectados al bus necesitan control para realizar algunas acciones: CPU necesita dato de memoria Dispositivo E/S necesita leer/escribir dato en memoria sin pasar por la CPU ¿De quién es el bus?

108 [ E/S ] Präsentat ion Buses D.Mery 108 Arquitectura de Computadores Arbitraje: Control del bus secuencial: 1 dispositivo a la vez Centralizado: necesita controlador de bus o árbitro (se usa un chip o parte de la CPU). Distribuido: cada módulo incluye sistema de control de acceso y entre todos controlan el bus.

109 [ E/S ] Präsentat ion Buses D.Mery 109 Arquitectura de Computadores Temporización: Coordinación de eventos en el bus Síncrona: - Incluye reloj - Ventajas:facilidad de implementación y de pruebas - Desventaja:velocidad de reloj se adecua al más lento

110 [ E/S ] Präsentat ion Buses D.Mery 110 Arquitectura de Computadores Temporización sícnrona:

111 [ E/S ] Präsentat ion Buses D.Mery 111 Arquitectura de Computadores Temporización: Coordinación de eventos en el bus Asíncrona: Los eventos que suceden en el bus provocan nuevos eventos. - Ventajas:mejora rendimiento cuando hay dispositivos lentos y rápidos. - Desventaja:difícil de implementar.

112 [ E/S ] Präsentat ion Buses D.Mery 112 Arquitectura de Computadores Temporización asícnrona: (master sync.) (slave sync.)

113 [ E/S ] Präsentat ion Buses D.Mery 113 Arquitectura de Computadores Anchura del bus: La anchura se define por el número de líneas del bus. Afecta directamente al desempeño del sistema Anchura del bus de datos  Nº de accesos a memoria Anchura del bus de direcciones  forma de direccionar

114 [ E/S ] Präsentat ion Buses D.Mery 114 Arquitectura de Computadores Transferencia de datos: Bus dedicado: Escritura (maestro  esclavo) 1 ciclo de reloj: - maestro envía dirección y datos por buses distintos. Lectura (esclavo  maestro) 1 ciclo de reloj: - maestro envía dirección por bus de direcciones - esclavo coloca dato en bus de datos

115 [ E/S ] Präsentat ion Buses D.Mery 115 Arquitectura de Computadores Transferencia de datos: Bus multiplexado: Escritura: transmisión de dirección + transmisión de dato Lectura:transmisión de dirección + espera a que esclavo coloque dato (transferencia de bloques de datos: dirección + varios ciclos de datos)

116 [ E/S ] Präsentat ion Buses D.Mery 116 Arquitectura de Computadores Ejercicio 1: Considere una CPU de 64 bits con un bus externo de 32 bits y con una entrada de clock de 1GHz. Asuma que el procesador tiene un ciclo de bus cuya duración es igual a cuatro ciclos de reloj. a)¿Cuál es la velocidad de transferencia máxima que puede sostener la CPU? a)Para incrementar el desempeño, ¿sería mejor hacer que su bus externo de datos sea de 64 bits, o doblar la frecuencia de reloj que se suministra a la CPU?

117 [ E/S ] Präsentat ion Buses D.Mery 117 Arquitectura de Computadores Ejercicio 2: Se desea diseñar una CPU que pueda direccionar 4096 palabras de 1 byte usando buses de direcciones y de datos a) dedicados y b) multiplexados. Indique en cada caso: 1)¿De cuántas líneas son los buses? 2)Si se cuenta con una señal de clock de 1MHz, ¿cuál es velocidad de transmisión de los datos?

118 [ E/S ] Präsentat ion DMA D.Mery 118 Arquitectura de Computadores Funcionamiento de una transferencia por DMA

119 [ E/S ] Präsentat ion DMA D.Mery 119 Arquitectura de Computadores DMA (Direct Memory Access): Para evitar que la CPU sea la encargada de transferir datos entre la memoria y el periférico se usa el DMA. ■ La técnica de Acceso Directo a Memoria (DMA) requiere un módulo adicional conectado al bus del sistema: El controlador de DMA que es capaz de hacer las funciones asignadas a la CPU y asumir el control del sistema ■ El controlador de DMA contiene: ◆ Registro de Datos ◆ Registro de Direcciones ◆ Registro contador de palabras ◆ Unidad de control del DMA

120 [ E/S ] Präsentat ion DMA D.Mery 120 Arquitectura de Computadores Estos registros permiten al controlador de DMA transferir datos desde (o hacia) una zona contigua de memoria: ■ El registro de dirección ◆ Almacena la dirección de la siguiente palabra a transmitir ◆ Se incrementa de forma automática después de cada transferencia ■ El registro contador de palabras ◆ Almacena el número de palabras que quedan por enviar ◆ Se decrementa automáticamente después de cada transferencia

121 [ E/S ] Präsentat ion DMA D.Mery 121 Arquitectura de Computadores ■ La unidad de control del DMA ◆ Comprueba si el contenido del registro contador es 0 ◆ Cuando alcanza este valor para la transferencia, envía una señal de interrupción a la CPU para indicarle que la transferencia a finalizado Cuando la CPU desea leer o escribir un bloque de datos emite una orden al controlador de DMA enviándole la siguiente información: ◆ Si la operación es de lectura o escritura ◆ La dirección del periférico ◆ La posición de comienzo de memoria de donde hay que leer o donde hay que escribir ◆ El número de palabras que se tienen que leer o escribir

122 [ E/S ] Präsentat ion DMA D.Mery 122 Arquitectura de Computadores ■ A partir de este momento la CPU continúa realizando otra tarea. La CPU ha delegado esta operación de E/S en el controlador de DMA y es este módulo quien se encargará de ella. El controlador de DMA transfiere directamente, palabra a palabra, el bloque completo de datos entre el periférico y la memoria, sin pasar par la CPU Cuando la transferencia finaliza el controlador de DMA envía una señal de interrupción a la CPU ■ De esta forma la CPU únicamente participa al comienzo y al final de la transferencia

123 [ E/S ] Präsentat ion DMA D.Mery 123 Arquitectura de Computadores El controlador de DMA necesita tener el control del bus para poder transferir datos hacia (o desde) la memoria: ◆ Por ráfagas ◆ Por robo de ciclos ◆ DMA transparente ◆ Por demanda ◆ Dato a dato ■ Cuando el controlador de DMA está preparado para transmitir o recibir datos, activa la línea de petición de DMA a la CPU ■ La CPU espera en el siguiente punto de ruptura del DMA, renuncia al control de los buses de datos y direcciones y activa la línea de reconocimiento de DMA

124 [ E/S ] Präsentat ion DMA D.Mery 124 Arquitectura de Computadores DMA con un solo bus

125 [ E/S ] Präsentat ion DMA D.Mery 125 Arquitectura de Computadores DMA con buses independientes

126 [ E/S ] Präsentat ion DMA D.Mery 126 Arquitectura de Computadores DMA con bus E/S

127 [ E/S ] Präsentat ion Ejemplos de Buses D.Mery 127 Arquitectura de Computadores Bus PCI Bus SCSI Bus USB

128 [ E/S ] Präsentat ion Buses D.Mery 128 Arquitectura de Computadores Tipos de buses

129 [ E/S ] Präsentat ion Buses D.Mery 129 Arquitectura de Computadores http://www.techfest.com/hardware/bus.htm Se recomienda leer:

130 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 130 Arquitectura de Computadores Transferencia síncrona (general)

131 [ E/S ] Präsentat ion Buses D.Mery 131 Arquitectura de Computadores Tipos de buses

132 [ E/S ] Präsentat ion Buses D.Mery 132 Arquitectura de Computadores 1. Buses paralelo dentro de un equipo: ISA:- es una expansión del bus de IBM - se incluye generalmente por compatibilidad Intel PCI:- incluye más líneas - es más rápido que ISA AGP:- se usa para aplicaciones gráficas

133 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 133 Arquitectura de Computadores Bus ISA (Industrial Standard Architecture): Bus de PC IBM, estándar hecho para el 8088 (1981) Tiene 62 líneas: - 20 para direcciones - 8 para datos - varias para control: + Memoria (lectura/escritura) + E/S (lectura/escritura) + Interrupciones (solicitud/conseción) + DMA Velocidad de transmisión: 8.33 Mb/s. http://www.techfest.com/hardware/bus/isa.htm

134 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 134 Arquitectura de Computadores Bus ISA: Evolución: IBM introduce para el 80286 palabras de 16 bits  Se diseña nuevamente el bus para 16 bits de datos con un conector separado.

135 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 135 Arquitectura de Computadores

136 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 136 Arquitectura de Computadores Bus ISA: Evolución: IBM introduce para el 80286 palabras de 16 bits  Se diseña nuevamente el bus para 16 bits de datos con un conector separado. Se introduce el 80386 de palabras de 32 bits  Se diseña el bus EISA (ISA extendido) de 32 bits.

137 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 137 Arquitectura de Computadores Bus PCI (Periferical Component Interconnect): Se desarrolla debido a la baja velocidad del bus ISA. Así era posible ejecutar aplicaciones multimedia: Ej: Una pantalla de 1024 x 768 pixeles x 3 colores (bytes) Secuencias de imágenes de 30 frames/s  se necesita una transferencia de 67.5MB/s PCI lo desarrolla Intel en 1990: - 64 líneas de datos - 66MHz  4.224 Gbps (528MB/s). - Posee una electrónica sencilla. - Permite interconexión con otros buses (como ISA) http://www.techfest.com/hardware/bus/pci.htm

138 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 138 Arquitectura de Computadores Ejemplo:

139 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 139 Arquitectura de Computadores PCI: estructura y señales: Se configura como bus de 32 ó 64. 49 líneas de señal obligatorias. - Sistema: reloj y reset - Direcciones y datos + 32 líneas multiplexadas (datos y direcciones) + Líneas para interpretar y validar - Control de interfaz: coordinan envío y recepción - Arbitraje: pares de líneas dedicadas maestros-árbitro - Señales de error (ej: paridad)

140 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 140 Arquitectura de Computadores Señales obligatorias del PCI

141 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 141 Arquitectura de Computadores PCI: estructura y señales: Para 64 bits: aparecen 51 señales opcionales. - Interrupción: líneas dedicadas para cada dispositivo - Soporte de caché para que se conecten al PCI - 32 líneas multiplexadas (datos y direcciones) (adicionales) - Líneas de interpretación y validación - 2 líneas que permiten que 2 dispositivos PCI utilicen 64 bits. - Terminales de test: estándar IEEE 1149.1

142 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 142 Arquitectura de Computadores Señales opcionales del PCI

143 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 143 Arquitectura de Computadores Transferencia de datos en el PCI (lectura)

144 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 144 Arquitectura de Computadores Transferencia de datos en el PCI (lectura) a) a) El maestro obtiene el control del bus, inicia la comunicación activando FRAME, que deberá permanecer activa hasta que el maestro termine la comunicación. El maestro también coloca la dirección de inicio en el bus de direcciones y la orden de lectura en C/BE (líneas de comandos).

145 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 145 Arquitectura de Computadores Transferencia de datos en el PCI (lectura) b) b) Al comienzo del clock 2, el dispositivo esclavo (del cual se leerán los datos) reconoce la dirección colocada en AD.

146 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 146 Arquitectura de Computadores Transferencia de datos en el PCI (lectura) c) c) El maestro deja las líneas AD libres. El maestro cambia las líneas C/BE para indicar cuáles de las líneas AD se utilizarán para transferir el dato direccionado. El maestro activa IRDY (Initiator ready) para indicar que está preparado para recibir datos.

147 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 147 Arquitectura de Computadores Transferencia de datos en el PCI (lectura) d) d) El esclavo (dispositivo de lectura seleccionado) activa DEVSEL (Device Select) para indicar que ha reconocido las direcciones y va a responder. Coloca el dato solicitado en las líneas AD y activa TRDY (Target ready) para indicar que hay un dato válido en el bus.

148 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 148 Arquitectura de Computadores Transferencia de datos en el PCI (lectura) e) e) El maestro lee el dato al comienzo del clock 4 y cambia las líneas de habilitación de byte según se necesite para la próxima lectura.

149 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 149 Arquitectura de Computadores Transferencia de datos en el PCI (lectura) f) f) El esclavo necesita un tiempo adicional para preparar el segundo bloque de datos para la transmisión. Por consiguiente desactiva TRDY para señalar al maestro que no proporcionará un nuevo dato en el próximo ciclo. En consecuencia, el maestro no lee las líneas de datos al comienzo del clock 5 y no cambia la señal de habilitación de byte durante ese ciclo. El bloque de datos es leído al comienzo del clock 6.

150 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 150 Arquitectura de Computadores Transferencia de datos en el PCI (lectura) g) g) Durante el clock 6, el esclavo sitúa el tercer dato en el bus. Pero (en este ejemplo específico) el maestro está ocupado y por lo tanto desactiva IRDY. Esto hará que el esclavo mantenga el tercer dato en el bus durante un ciclo de reloj extra.

151 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 151 Arquitectura de Computadores Transferencia de datos en el PCI (lectura) h) h) El maestro sabe que el tercer dato es el último y por eso desactiva FRAME. Además, activa IRDY para indicar que está listo para completar esa transferencia.

152 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 152 Arquitectura de Computadores Transferencia de datos en el PCI (lectura) i) i) El maestro desactiva IRDY, con esto hace que el bus vuelva a estar libre, y el esclavo desactiva TRDY y DEVSEL.

153 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 153 Arquitectura de Computadores Arbitraje del PCI: Arbitraje centralizado - Cada maestro tiene dos líneas dedicadas - REQ (petición del bus) - GNT ( cesión del bus) Transmisión - Dispositivo PCI (o CPU) solicita bus activando REQ - Espera GNT - Usa el bus mientras tenga GNT

154 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 154 Arquitectura de Computadores Arbitraje del PCI: Árbitro de PCI GNT REQ Dispositivo PCI GNT REQ Dispositivo PCI GNT REQ Dispositivo PCI

155 [ E/S ] Präsentat ion Buses // en un equipo D.Mery 155 Arquitectura de Computadores Bus AGP (Accelerated Graphics Port): Bus de alto rendimiento para controlador gráfico. AGP reduce cuellos de botella ya que es un bus dedicado de alta velocidad. Necesidades de las aplicaciones gráficas: - Acceso rápido a memoria local de video (refresh) - Elementos de píxel (3D) - Información del eje Z - Planos superpuestos - Malla poligonales - Texturas 32 líneas multiplexadas: direcciones/datos Alta velocidad (reloj del bus de la CPU) Transmisión: 528 MB/s ó 1 GB/s

156 [ E/S ] Präsentat ion D.Mery 156 Arquitectura de Computadores Ejemplo de texturas Buses // en un equipo

157 [ E/S ] Präsentat ion D.Mery 157 Arquitectura de Computadores 2. Buses paralelo entre dispositivos: SPP, EPP, ECP:- escáners - impresoras SCSI:- HD - CD-ROM - DVD IDE:- HD - CD-ROM - DVD Buses // entre dispositivos

158 [ E/S ] Präsentat ion D.Mery 158 Arquitectura de Computadores Buses // entre dispositivos

159 [ E/S ] Präsentat ion D.Mery 159 Arquitectura de Computadores Buses // entre dispositivos SPP

160 [ E/S ] Präsentat ion D.Mery 160 Arquitectura de Computadores Buses // entre dispositivos SPP: Proceso: 1. Computador tiene datos para enviar por SPP: BUSY 2. Computador envía 8 bits de datos + STROBE 3. Periférico responde con BUSY 4. Periférico guarda byte, envía ACK y desactiva BUSY Velocidad de transmisión: 150 KB/s

161 [ E/S ] Präsentat ion D.Mery 161 Arquitectura de Computadores Buses // entre dispositivos EPP (Enhanced Parallel Port): Compatible con SPP estándar. IEEE 1284 - Transferencia de datos PC – periférico + Ciclo de escritura de datos + Ciclo de lectura de datos - Direcciones, canales o comandos + Ciclo de escritura de dirección + Ciclo de lectura de dirección Velocidad de transmisión: 2MB/s

162 [ E/S ] Präsentat ion D.Mery 162 Arquitectura de Computadores Buses // entre dispositivos ECP (Extended Cpabilities Port): IEEE 1284 Permite compresión de datos RLE (Run Length Encoding) - Para impresoras y escáners Velocidad de transmisión: 5MB/s

163 [ E/S ] Präsentat ion D.Mery 163 Arquitectura de Computadores Buses // entre dispositivos SCSI: Periféricos externos (8, 16, 32 líneas) Introducido por Macintosh en 1984 Se usa en CD, DVD, Audio y HD. SCSI-1: 5MB/s, SCSI-2: 40MB/s, SCSI-3: 160MB/s Dispositivos encadenados (2 conectores)

164 [ E/S ] Präsentat ion D.Mery 164 Arquitectura de Computadores Buses // entre dispositivos SCSI (señales): BSY: ocupado SEL: selecciona dispositivo C/D:datos / control MSG:mensaje REQ:solicita transferencia ACK:reconoce REQ ATN:mensaje disponible RST:inicio del bus

165 [ E/S ] Präsentat ion D.Mery 165 Arquitectura de Computadores Buses // entre dispositivos SCSI: Temporización

166 [ E/S ] Präsentat ion D.Mery 166 Arquitectura de Computadores Buses // entre dispositivos IDE (Integrated Drive Electronics): Integrada en placas base (incluyen 2 canales IDE Para 4 dispositivos). Comunica CPU con periféricos Costo reducido Rendimiento comparable al SCSI Compatible con ISA, PCI y bus local

167 [ E/S ] Präsentat ion D.Mery 167 Arquitectura de Computadores Buses // entre dispositivos IDE (cables y conectores): PATA SATA 133MB/s 150MB/s

168 [ E/S ] Präsentat ion D.Mery 168 Arquitectura de Computadores Buses // entre dispositivos IDE (registros): Registros para lectura:Registros para escritura:- datos - error- características- sectores totales- Nº cilindro- Disco/cabeza - Estado- Comando

169 [ E/S ] Präsentat ion D.Mery 169 Arquitectura de Computadores Buses // entre dispositivos IDE (señales):

170 [ E/S ] Präsentat ion D.Mery 170 Arquitectura de Computadores Buses // entre dispositivos IDE (comandos):

171 [ E/S ] Präsentat ion D.Mery 171 Arquitectura de Computadores Buses // entre dispositivos SCSI vs. IDE: Velocidad de transferencia de datos: SCSI: 160MB/sIDE: 133MB/s Nº de dispositivos: SCSI: 32IDE: 7 Controladora: SCSI es necesario añadirla con bus PCI a la placa base IDE viene incluida Discos duros: Velocidad: SCSI 15.000 rpmIDE: 7.200 rpm Tiempos de acceso:SCSI: 3-4msIDE: 8ms Precio:SCSI: XIDE: 0.7 X

172 [ E/S ] Präsentat ion RS232 D.Mery 172 Arquitectura de Computadores RS232: Se crea en los años 60. La idea es transmitir bit por bit de forma secuencial. Además de los bits de datos, existen bit de arranque, de paridad y de parada.

173 [ E/S ] Präsentat ion D.Mery 173 Arquitectura de Computadores Ejemplo: Conexión entre un DTE (Data Terminal Equipment) y un DCE (Data Circuit-terminating Equipment). RS232

174 [ E/S ] Präsentat ion D.Mery 174 Arquitectura de Computadores RS232

175 [ E/S ] Präsentat ion D.Mery 175 Arquitectura de Computadores RS232 macho hembra Conexión típica en DB-9

176 [ E/S ] Präsentat ion D.Mery 176 Arquitectura de Computadores RS232 Conector macho 25 pines 9 pines

177 [ E/S ] Präsentat ion D.Mery 177 Arquitectura de Computadores RS232 Conector hembra 25 pines 9 pines

178 [ E/S ] Präsentat ion D.Mery 178 Arquitectura de Computadores RS232 http://www.camiresearch.com/Data_Com_Basics/RS232_standard.html Se recomienda visitar:

179 [ E/S ] Präsentat ion Bus USB D.Mery 179 Arquitectura de Computadores USB USB 2.0 (high-speed) Universal Serial Bus

180 [ E/S ] Präsentat ion Bus USB D.Mery 180 Arquitectura de Computadores En los 90 se diseña el USB como un bus serial más rápido que el RS232, y más rápido que el bus paralelo. Se puede así aumentar el número de dispositivos periféricos conectados al bus.

181 [ E/S ] Präsentat ion Bus USB D.Mery 181 Arquitectura de Computadores Ventajas: De fácil uso en PC. Bajo costo y hasta 480Mb/s (USB 2.0) Funciona para aplicaciones en tiempo real de audio y video. Sirve para varias configuraciones de PC Compatibilidad de 2.0 con 1.0 (no viceversa)

182 [ E/S ] Präsentat ion Bus USB D.Mery 182 Arquitectura de Computadores Facilidades de instalación: Los usuarios no deben tener que ajustar interruptores en tarjetas o dispositivos. Los usuarios no deben tener que abrir la caja para instalar nuevos dispositivos E/S. Todos los dispositivos se conectan con el mismo tipo de cable. Los dispositivos E/S obtienen alimentación del cable. El sistema debe dar soporte a dispositivos de tiempo real Los dispositivos deben poder instalarse con el PC en funcionamiento No debe ser necesario reiniciar el equipo después de instalar un nuevo dispositivo Bus y dispositivos E/S de bajo costo

183 [ E/S ] Präsentat ion Bus USB D.Mery 183 Arquitectura de Computadores

184 [ E/S ] Präsentat ion Bus USB D.Mery 184 Arquitectura de Computadores Estructura: 2 hilos para los datos: (D+, D-) 2 hilos para la alimentación: (Vbus, GND).

185 [ E/S ] Präsentat ion Bus USB D.Mery 185 Arquitectura de Computadores Construcción de un conector USB

186 [ E/S ] Präsentat ion Bus USB D.Mery 186 Arquitectura de Computadores Construcción de un cable USB

187 [ E/S ] Präsentat ion Bus USB D.Mery 187 Arquitectura de Computadores

188 [ E/S ] Präsentat ion Bus USB D.Mery 188 Arquitectura de Computadores USB utiliza codificación NRZI (Non-Return-to-Zero Inverted ) para transmitir sus datos: “1” significa que no hay cambios en la data, “0” significa que sí hay cambios. Ejemplo: Data: 0 1 1 0 1 0 1 0 0 0 1 0 0 1 1 0 NRZI: 0 1 0 0 0 0 0 1 1 0 0 1 0 1 0

189 [ E/S ] Präsentat ion Bus USB D.Mery 189 Arquitectura de Computadores Antes de realizar la codificación NRZI se usa la técnica de “bit stuffing” para asegurar una transmisión adecuada de los datos. En esta técnica se inserta en la data un ‘0’ si hay seis ‘1’ seguidos y luego se hace la codificación NRZI: Ejemplo: Data: 0 1 1 0 1 1 1 1 1 1 1 0 0 1 1 0 Bit stuffed data: 0 1 1 0 1 1 1 1 1 1 0 1 0 0 1 1 0 NRZI: 0 1 0 0 1 1 1 1 1 0 0 0 1 0 1 0

190 [ E/S ] Präsentat ion Bus USB D.Mery 190 Arquitectura de Computadores Controlador (dentro PC) – Comunicaciones entre periféricos-CPU – Admisión de periféricos dentro del bus – Asignaciónde direcciones lógicas según tipo de periférico – Comunica errores a CPU Concentradores (hubs) – Distribuidor inteligente de datos y alimentación – Permiten conectar 127 dispositivos a 1 puerto Estructura:

191 [ E/S ] Präsentat ion Bus USB D.Mery 191 Arquitectura de Computadores Topología estrella

192 [ E/S ] Präsentat ion Bus USB D.Mery 192 Arquitectura de Computadores Hub (conector)

193 [ E/S ] Präsentat ion Bus USB D.Mery 193 Arquitectura de Computadores

194 [ E/S ] Präsentat ion Bus USB D.Mery 194 Arquitectura de Computadores Una “función” se define como un dispositivo USB capaz de transmitir o recibir datos por el bus. Hubs y dispositivos en el sistema anterior

195 [ E/S ] Präsentat ion Bus USB D.Mery 195 Arquitectura de Computadores Hasta 127 periféricos, pero con un “PCI-USB add-in card” se puede obtener un bus USB adicional. Cables de 5 metros (máximo), más nos se puede por problemas de interferencias elcectromagnéticas. USB transfiere datos a una velocidad de 12Mb/s. (High-speed USB -USB 2.0- transmite hasta 480Mb/s) 80% de los PC vendidos en 2003 tienen USB 2.0. Ejemplos de periféricos con USB: cámaras digitales, modems, memorias, teclados, ratones, joysticks digitales, algunos CD-ROM, cintas, diskettes, escáners e impresoras.

196 [ E/S ] Präsentat ion Bus USB D.Mery 196 Arquitectura de Computadores standard parallel port: 115kB/s (.115MB/s) Original USB: 12Mb/s (1.5MB/s) High-speed USB:480Mb/s (60MB/s) ECP/EPP parallel port: 3MB/s IDE: 3.3-16.7MB/s SCSI-1: 5MB/s SCSI-2 (Fast SCSI): 10MB/s Fast Wide SCSI: 20MB/s Ultra SCSI (SCSI-3): 20MB/s UltraIDE: 33MB/s Wide Ultra SCSI: 40MB/s Ultra2 SCSI: 40MB/s IEEE-1394: 12.5-50MB/s Hi-Speed USB: 480Mbits/s Wide Ultra2 SCSI: 80MB/s Ultra3 SCSI: 80MB/s Wide Ultra3 SCSI: 160MB/s FC-AL Fiber Channel: 100-400MB/s Velocidades de transmisión: b/s: bit por seg. B/sbyte por seg.

197 [ E/S ] Präsentat ion Bus USB D.Mery 197 Arquitectura de Computadores USB on-the-go: diseñado para conexiones entre periféricos sin tener que usar un PC.

198 [ E/S ] Präsentat ion Bus USB D.Mery 198 Arquitectura de Computadores Para ver especificaciones técnicas se recomienda: Universal Serial Bus Revision 2.0 specification (.zip file format, size 9.13 MB) http://www.usb.org/developers/docs/

199 Präsentat ion D.Mery 199 Arquitectura de Computadores [ Índice ]  5.1 Fundamentos E/S  5.2 Estructura de E/S  5.3 Almacenamiento externo  5.4 Buses  5.5 Dispositivos E/S  5.6 Introducción a las redes  5.7 Arquitecturas RAID

200 [ E/S ] Präsentat ion Dispositivos D.Mery 200 Arquitectura de Computadores Portable DVD Burner with Compact Flash Slot EZPnP Technologies Corp

201 [ E/S ] Präsentat ion D.Mery 201 Arquitectura de Computadores The new TMX² MP3 System combines state-of-the-art digital music playback capability, mass-storage capacity, unique ergonomic carrying options and Timex’s renowned precision, all in a compact, easy-to-use device that pushes the envelope of design for MP3. Timex Corporation Dispositivos

202 [ E/S ] Präsentat ion D.Mery 202 Arquitectura de Computadores Digital Palmcorder® MultiCam™ Camcorder with 24X Hi-Definition Zoom and 800X Digital Zoom Panasonic Dispositivos

203 [ E/S ] Präsentat ion D.Mery 203 Arquitectura de Computadores 5GB SD Media Storage Device Panasonic Dispositivos

204 [ E/S ] Präsentat ion D.Mery 204 Arquitectura de Computadores SD Mobile Printer Panasonic Dispositivos

205 [ E/S ] Präsentat ion D.Mery 205 Arquitectura de Computadores TV & Video box: Portable Television/ Video Viewing and Recording: BF-1100 is the best solution that enables you to watch, record and edit streaming TV and video programs on your personal computers. With the built-in mini tuner and 480Mbps high- speed USB 2.0 interface, the BF-1100 turns your desktop and notebook into a live television set. Bafo Dispositivos

206 [ E/S ] Präsentat ion D.Mery 206 Arquitectura de Computadores The Giga box: External HardDrive 1.8“ Hitachi 20 GB Bafo Dispositivos

207 [ E/S ] Präsentat ion D.Mery 207 Arquitectura de Computadores Apple iPod Mini: 4GB (1000 songs) iPod 20G:5000 songs iPod 40G:10.000 songs Dispositivos

208 [ E/S ] Präsentat ion D.Mery 208 Arquitectura de Computadores Nikon Digital Camera Nikon D2X: 12.4 Megapixel New image processing algorithms combine with optimized analog and digital white balance to produce smoother, more consistent gradations with exceptionally pure color reproduction Continuous shooting: 5 frames per second (fps) at 12.4 megapixels for up to 15 consecutive NEF (Nikon Electronic Format) images; 8 fps for 26 NEF images at 6.8 megapixels Dispositivos

209 [ E/S ] Präsentat ion Bus D.Mery 209 Arquitectura de Computadores Uso de los buses en Pentium

210 [ E/S ] Präsentat ion Bus PCI Express D.Mery 210 Arquitectura de Computadores Los PC tienen muchos buses locales con diferentes requerimientos

211 [ E/S ] Präsentat ion Bus PCI Express D.Mery 211 Arquitectura de Computadores Concurrencia múltiple de transferencia de datos

212 [ E/S ] Präsentat ion Bus PCI Express D.Mery 212 Arquitectura de Computadores Se agrega un switch a la topología.

213 [ E/S ] Präsentat ion Bus PCI Express D.Mery 213 Arquitectura de Computadores Interconexión I/O de propósitos generales (hasta 2003)

214 [ E/S ] Präsentat ion Bus PCI Express D.Mery 214 Arquitectura de Computadores Servidor basado en PCI express.

215 [ E/S ] Präsentat ion Bus PCI Express D.Mery 215 Arquitectura de Computadores Sistema de comunicaciones de red basado en PCI-Express

216 [ E/S ] Präsentat ion Bus PCI Express D.Mery 216 Arquitectura de Computadores La arquitectura PCI Express es especificada en capas.

217 [ E/S ] Präsentat ion Bus PCI Express D.Mery 217 Arquitectura de Computadores Un enlace PCI-Express usa par de señales para transmitir y recibir.

218 [ E/S ] Präsentat ion Bus PCI Express D.Mery 218 Arquitectura de Computadores Un enlace PCI-Express consiste en uno o más caminos (lanes).

219 [ E/S ] Präsentat ion Bus PCI Express D.Mery 219 Arquitectura de Computadores La capa de enlace agrega características de integridad de datos.

220 [ E/S ] Präsentat ion Bus PCI Express D.Mery 220 Arquitectura de Computadores Bla bla

221 Präsentat ion D.Mery 221 Arquitectura de Computadores [ Índice ]  5.1 Fundamentos E/S  5.2 Estructura de E/S  5.3 Almacenamiento externo  5.4 Buses  5.5 Dispositivos E/S  5.6 Introducción a las redes  5.7 Arquitecturas RAID

222 [ E/S ] Präsentat ion Redes D.Mery 222 Arquitectura de Computadores Aplicaciones de negocios. Aplicaciones domésticas. Usuarios móviles. Temas sociales. Uso de las redes de computadores

223 [ E/S ] Präsentat ion Redes D.Mery 223 Arquitectura de Computadores Una red con dos clientes y un servidor Aplicaciones de negocios

224 [ E/S ] Präsentat ion Redes D.Mery 224 Arquitectura de Computadores El modelo cliente servidor implica solicitudes y respuestas Aplicaciones de negocios

225 [ E/S ] Präsentat ion Redes D.Mery 225 Arquitectura de Computadores Acceso a información remota Comunicación persona a persona Entretención interactiva Comercio electrónico Aplicaciones domésticas

226 [ E/S ] Präsentat ion Redes D.Mery 226 Arquitectura de Computadores En el sistema de igual a igual (peer to peer) no hay clientes ni servidores fijos (ejemplo Napster, kazaa, etc.). Aplicaciones domésticas

227 [ E/S ] Präsentat ion Redes D.Mery 227 Arquitectura de Computadores Algunas formas de comercio electrónico Comercio electrónico

228 [ E/S ] Präsentat ion Redes D.Mery 228 Arquitectura de Computadores Combinaciones de redes inalámbricas y computación móvil Usuarios móviles

229 [ E/S ] Präsentat ion Redes D.Mery 229 Arquitectura de Computadores Redes de área local Redes de área metropolitana Redes de área amplia Redes inalámbricas Hardware de redes

230 [ E/S ] Präsentat ion Redes D.Mery 230 Arquitectura de Computadores Clasificación de procesadores interconectados por escala

231 [ E/S ] Präsentat ion Redes D.Mery 231 Arquitectura de Computadores Dos redes de difusión: a) de bus, b) de anillo. Redes de área local (LAN)

232 [ E/S ] Präsentat ion Redes D.Mery 232 Arquitectura de Computadores Una red de área metropolitana basada en TV por cable Redes de área metropolitana (MAN)

233 [ E/S ] Präsentat ion Redes D.Mery 233 Arquitectura de Computadores Relación entre hosts de LANs y la subred. Redes de área amplia (WAN)

234 [ E/S ] Präsentat ion Redes D.Mery 234 Arquitectura de Computadores Flujos de paquetes desde un emisor a un receptor Redes de área amplia (WAN)

235 [ E/S ] Präsentat ion Redes D.Mery 235 Arquitectura de Computadores a) bluetooth, b) WiFi Redes inalámbricas

236 [ E/S ] Präsentat ion Redes D.Mery 236 Arquitectura de Computadores a) Computadoras móviles individuales, b) LAN dentro del avión. Redes inalámbricas

237 [ E/S ] Präsentat ion Redes D.Mery 237 Arquitectura de Computadores capas, protocolos e interfaces Software de Redes

238 [ E/S ] Präsentat ion Redes D.Mery 238 Arquitectura de Computadores Arquitectura filósofo-traductor-secretaria.

239 [ E/S ] Präsentat ion Redes D.Mery 239 Arquitectura de Computadores Modelo OSI Software de Redes

240 [ E/S ] Präsentat ion Redes D.Mery 240 Arquitectura de Computadores Modelo OSI vs. TCP/IP Software de Redes

241 [ E/S ] Präsentat ion Redes D.Mery 241 Arquitectura de Computadores Ejemplo de flujo de información que soporta una comunicación virtual en la capa 5.

242 [ E/S ] Präsentat ion Redes D.Mery 242 Arquitectura de Computadores a) Estructura de un sistema telefónico, b) sistema de comunicación distribuida. Historia de Internet

243 [ E/S ] Präsentat ion Redes D.Mery 243 Arquitectura de Computadores Diseño original de ARPANET Historia de Internet IMP: Procesadores de Mensajes de Interfaz

244 [ E/S ] Präsentat ion Redes D.Mery 244 Arquitectura de Computadores a) Dic-1969, b) Jul-1970, c) Mar-1971, d) Abr-1972, e) Sep-1972. Historia de Internet

245 [ E/S ] Präsentat ion Redes D.Mery 245 Arquitectura de Computadores La red NSFNET en 1988. Historia de Internet

246 [ E/S ] Präsentat ion Redes D.Mery 246 Arquitectura de Computadores Arquitecura de Internet POP: Punto de presencia, NAP: Punto de acceso a la red, ISP: Proveedores de servicios de Internet

247 [ E/S ] Präsentat ion Redes D.Mery 247 Arquitectura de Computadores Arquitecura de Ethernet

248 [ E/S ] Präsentat ion Redes D.Mery 248 Arquitectura de Computadores Par trenzado: a) UTP categoría 3. b) UTP categoría 5. Medios de Transmisión

249 [ E/S ] Präsentat ion Redes D.Mery 249 Arquitectura de Computadores Cable coaxial. Medios de Transmisión

250 [ E/S ] Präsentat ion Redes D.Mery 250 Arquitectura de Computadores a) Tres ejemplos de un rayo de luz procedente del interior de una fibra óptica de sílice que incide sobre la frontera de la sílice y el aire con diferentes ángulos. b) Luz atrapada por reflexión interna total. Medios de Transmisión

251 [ E/S ] Präsentat ion Redes D.Mery 251 Arquitectura de Computadores a) Vista de lado de una fibra individual. b) Vista de extremo de una funda con tres fibras. Medios de Transmisión

252 [ E/S ] Präsentat ion Redes D.Mery 252 Arquitectura de Computadores Anillo de fibra óptica con repetidores activos. Medios de Transmisión

253 [ E/S ] Präsentat ion Redes D.Mery 253 Arquitectura de Computadores El espectro electromagnético y sus usos para comunicaciones. Medios de Transmisión

254 [ E/S ] Präsentat ion Redes D.Mery 254 Arquitectura de Computadores Radiotransmisión: a) en las bandas VLF, LF y MF, las ondas de radio siguen la curvatura de la tierra. b) En la banda HF las ondas rebotan en la ionosfera. Medios de Transmisión

255 [ E/S ] Präsentat ion Redes D.Mery 255 Arquitectura de Computadores Las corrientes de convección térmica pueden interferir los sistemas de comunicación por láser. Medios de Transmisión

256 [ E/S ] Präsentat ion Redes D.Mery 256 Arquitectura de Computadores Satélites de comunicaciones y algunas de sus propiedades, entre ellas: altitud sobre la Tierra, tiempo de duración de un viaje de ida y vuelta y la cantidad de satélites necesarios para abarcar toda la Tierra. Satélites

257 [ E/S ] Präsentat ion Redes D.Mery 257 Arquitectura de Computadores VSATs en una estación central (hub) (Terminales de apertura muy pequeña) Satélites

258 [ E/S ] Präsentat ion Redes D.Mery 258 Arquitectura de Computadores Modulación: a) señal binaria, b) modulación por amplitud, c) modulación por frecuencia, d) modulación por fase. Modulación

259 [ E/S ] Präsentat ion Redes D.Mery 259 Arquitectura de Computadores a) QPSK, b) QAM-16, c) QAM-64. QPSK: Codificación por desplazamiento de fase en cuadratura. QAM:Modulación de amplitud en cuadratura. Modulación

260 [ E/S ] Präsentat ion Redes D.Mery 260 Arquitectura de Computadores a) V.32 para 9600 bps, b) V.32 bis para 14.400 bps. Modulación

261 [ E/S ] Präsentat ion Redes D.Mery 261 Arquitectura de Computadores Multiplexión en frecuencia: a) los anchos de banda originales, b) incremento de frecuencia de los anchos de banda, c) el canal multiplexado. Multiplexación

262 [ E/S ] Präsentat ion Redes D.Mery 262 Arquitectura de Computadores Multiplexión en longitud de onda. Multiplexación

263 [ E/S ] Präsentat ion Redes D.Mery 263 Arquitectura de Computadores Multiplexión en el tiempo. Multiplexación

264 [ E/S ] Präsentat ion Redes D.Mery 264 Arquitectura de Computadores Multiplexación en el tiempo en cascada. Multiplexación

265 [ E/S ] Präsentat ion Redes D.Mery 265 Arquitectura de Computadores a) Conmutación de circuitos, b) Conmutación de paquetes.

266 [ E/S ] Präsentat ion Redes D.Mery 266 Arquitectura de Computadores Se recomienda leer: Tanenbaum, A.: “Redes de Computadoras”, Pearson Educación, México, 2003.

267 Präsentat ion D.Mery 267 Arquitectura de Computadores [ Índice ]  5.1 Fundamentos E/S  5.2 Estructura de E/S  5.3 Almacenamiento externo  5.4 Buses  5.5 Dispositivos E/S  5.6 Introducción a las redes  5.7 Arquitecturas RAID

268 [ E/S ] Präsentat ion RAID D.Mery 268 Arquitectura de Computadores RAID (Redundant array of independent disks): Utiliza un esquema de discos paralelos que el sistema operativo los trata como si fuera un solo disco lógico. La idea es aumentar por una parte el desempeño en la transferencia de datos y por otra parte la fiabilidad de los datos introduciendo información redundante. Ver:http://www.acnc.com/04_01_00.htmlhttp://www.acnc.com/04_01_00.html

269 [ E/S ] Präsentat ion RAID nivel 0: Los datos son repartidos en bloques y cada bloque es escrito en un disco distinto. No hay redundancia. RAID D.Mery 269 Arquitectura de Computadores

270 [ E/S ] Präsentat ion RAID nivel 1: 100% de redundancia. Aumenta el desempeño en la lectura mas no en la escritura ¿por qué? RAID D.Mery 270 Arquitectura de Computadores

271 [ E/S ] Präsentat ion RAID nivel 2: Utiliza código Hamming ECC (error correcting code) para corregir errores. RAID D.Mery 271 Arquitectura de Computadores

272 [ E/S ] Präsentat ion RAID nivel 3: Utiliza bit de paridad para detectar/corregir errores (menos eficiente en la corrección que nivel 2) RAID D.Mery 272 Arquitectura de Computadores