Simulación en VHDL del Controlador FSM del MIPS
Descripción El propósito de este practico es simular el controlador FSM del procesador MIPS multiciclo Se asume que la memoria es externa al sistema.
Etapas del pipeline del MIPS
Unidad de Control Lo que tiene que hacer la unidad de control es identificar los campos de cada instrucción, en funcion de dichos campos genera las salidas de control apropiadas para el datapath. Las entradas al controlador provienen de dos campos del IR (ya buscado de la memoria), esos campos son: el function field IR[31-26] y el OPcode IR[5-0]. Los otros campos de IR(rt, rs, rd) son controlados directamente por el datapath.
Señales de Control MemtoReg deasserted: El valor se guarda en el registro Write Data Input proviene de ALUOut asserted: El valor se guarda en el registro Write Data input proviene de MRD RegWrite Deasserted: no hace nada Asserted: el registro seleccionado por el Write Register number es escrito con el valor de Write Data Input
Señales de Control
Vista High Level de la maquina de Estados del Controller
Instrucciones del practico 1-2 Simular el código VHDL del FSM usando el software de Xilinx para las instrucciones: ADD, SUB, OR, AND y LW. EL LW va a ser una versión simplificada que busca datos de la memoria desde el Memory Data Register(MD) en vez de la memoria y lo escribe al registro rd.
Instrucciones del practico 2-2 Para cada tipo de instruccion se piden las formas de onda de las salidas de control. Por ejemplo para la instruccion ADD se deben generar tres grupos de señales de control para el datapath en 3 ciclos de clock. En el ciclo 1, tenemos ALUSrcA=0, ALUSrcB=11, ALUOp=00. En el ciclo 2, tenemos ALUSrCA=1, ALUSrcB=00, ALUOP=10. En el ciclo 3, tenemos RegDst=1, RegWrite=1, MemtoReg=0. Dichas señales van a alimentar al datapath.
Instrucciones R-Type a implementar
Instrucciones R-Type a implementar
Instrucciones R-Type a implementar