Familia x86.

Presentación del tema: "Familia x86."— Transcripción de la presentación:

1 Familia x86

2 8086 5MHz..10MHz Registros de 16 bits Bus de datos de 16 bits
Dos vías A0/BH Bus de direcciones 20 bits 16 líneas compartidas con las de datos. Ciclo de bus de 4 periodos de reloj. Esquema de direccionamiento segmentado. Segmento (16 bits):Desplazamiento(16 bits)

3 8086 chip set PROCESADORES 8086 CPU de 16 bits
8087 NDP Numeric Data Processor 8089 IOP Procesador de entradas/salidas CONTROLADORES DE BUS 8288 Controlador de Bus 8282 Latch de direcciones octal 8286 Transceptor de datos octal CONTROLADORES DE SISTEMA 8259 Controlador programable de interrupciones 8237 Controlador programable de DMA CONTROLADORES DE PERIFÉRICOS 8251 Controlador programable de Interfaz serie 8255 Controlador programable de Interfaz paralelo 8275 Controlador programable de C.R.T. 8272 Controlador programable de discos flexibles

4 (10MHz..12MHz) Incluye funciones extra en el chip, que en los sistemas 8086 eran realizadas por controladores separados. Generador de señal de reloj 2 canales de DMA (con bus de direcciones de 20 bits) 3 contadores programables de 16 bits Controlador de interrupciones (hasta 128 externas) Generador programable de estados de espera Unidad programable de decodificación de direcciones (para activar el chip select) 16 nuevas instrucciones

5 80286 100.000 transistores (6MHz..12MHz)
Separación física del bus de datos y el bus de direcciones (este de 24 líneas y aquel de 16) Reducción del ciclo de bus a 2 periodos de reloj Introducción de lógica gestión y protección de memoria Modo Real el modo compatible 8086 Modo Protegido uso completo de las 24 líneas del bus de direcciones, gestión de protección de memoria (El procesador arranca en modo real y es conmutable a modo protegido, pero luego es necesario resetearlo para volver al modo real) Uso del bit A20 de direcciones.

6 80386 (16MHz..33MHz) Bus de datos de 32 bits
Tamaño de palabra (registros) de 32 bits Bus de direcciones de 32 bits Segmentación y paginado virtual Gestión de protección de memoria Protección por niveles de ejecución “Puertas” de acceso a otros niveles Nuevo modo de direccionamiento (índice escalado) Nuevas instrucciones (sobre todo de manejo de bits) Permite la conmutación entre el modo real y el modo protegido en caliente Introduce el modo virtual (el modo Real en una partición de 1M de memoria)

7 80386 bis. Modo Real Es posible usar los registros de 32 bits
No obstante los registros son multicara: EAX (registro de 32 bits) AX (registro de 16 bits) AH, AL (registros de 8 bits) Admite nuevos modos de dirección en los que cualquier registro de 32 bits puede ser utilizado como registro base o registro índice. Introduce un nuevo modo de direccionamiento que es el índice escalado: Es posible multiplicar un registro por un escalar en la especificación de una dirección MOV AX, [EBX*2] INC EBX

8 80386 bis. Modo Protegido DIR TABL OFFSET pagina offset +
CR3 pagina offset + SEGMENTO(16..0) 0FFSET(31..0) Tabla de segmentos Descriptor dirección desegmento dirección virtual

9 80486 1 millón de transistores (16MHz..33MHz)
Se mantienen los tamaños de registros y ancho de buses del 386 Se introduce la ejecución segmentada de las instrucciones (5 etapas de ejecución dando un periodo por instrucción) Se introduce memoria caché dentro del chip. (En 386 era externa). (8k bytes 2-way associative 8k bytes para datos y para instrucciones) Se introduce el coprocesador matemático dentro del chip (pero no como unidad funcional sino como coprocesador, como dos chips en uno) Se añaden los pins de paridad (4) (uno por vía de datos de 8 bits) Se incorpora el ciclo burst en las lecturas: puede realizar cuatro ciclos de lectura de memoria en tan sólo cinco periodo ( ) cuando teóricamente se necesitan 8 ( ) (Esta modalidad de acceso sólo está prevista para cuatro accesos consecutivos) Se añaden 6 nuevas instrucciones Se aumenta la frecuencia de reloj al doble Control de A20 mediante un pin de entrada activo a nivel bajo

10 Pentium 3.1 millones de transistores (60MHz..200MHz)
Se introduce la técnica super escalar. (2 pipelines de cinco etapas cada uno -seguidos del pipeline de la unidad fp con tres etapas más) Uno de los cauces, V, ejecuta instrucciones simples (INC DEC ADD SUB MUL...) y está cableado, el otro, U, ejecuta las instrucciones complejas (REP STOW...) y está microprogramado. Bus de datos de 64 bits. 2 caché internas Una para datos y otra para instrucciones, esta última de sólo lectura El coprocesador interno se ha acelarado al incorporar la segmentación (10 veces el del 486) Lógica de predicción de saltos Permite trabajar con páginas de 4k (manteniendo la compatibilidad con 386 y 486) o con páginas de 4M. Incorpora 2 conjuntos de TLB, uno para código y otro para datos. La TLB de datos tiene 64 entradas para páginas de 4k o 8 para páginas de 4M. La TLB de instrucciones tiene32 entradas para páginas de 4K. (386/486 tenían una única tabla de 32 entradas para datos y código simultáneamente) Es posible realizar ciclos burst de escritura de memoria, además de lectura. Contiene la lógica para trabajar con otro procesador en un entorno multiprocesador. Contiene la lógica para trabajar con una caché externa como segundo nivel de cache L2

11 Pentium pro. 5.5 millones de transistores. (150MHz..200MHz)
introduce el concepto de dual cavity: Incluye la L2 en el mismo empaquetamiento físico, aunque técnicamente está separada del procesador. 256Kb. Manteniendo la caché internas (8k+8k). Se aproxima en concepto a los procesadores RISC: Las instrucciones tradicionales 8086 se decodifican en subinstrucciones internas que son las que realmente se ejecutan en los cauces de segmentación. Todas las instrucciones internas tienen un formato triádico lo que conlleva la introducción de una gran cantidad de registros internos en los que mantener los datos con los que trabajan estas instrucciones. Es un procesador supersegmentado porque los cauces se desarrollan en 12 ( frente a las cinco hasta ahora) etapas Es un procesador superescalar porque contiene varias unidades de ejecución simultánea. Admite ejecución fuera de orden (especulativa), aunque no en accesos de escritura a memoria. Gestiona la predicción de los saltos.

12 Tecnología MMX. (extensión multimedia)
Se refiere a una posible extensión de las capacidades de los procesadores para adaptarse mejor a entornos multimedia. Ello se logra incorporando funciones propias de un DSP (Proceso digital de señales) mmx del procesador comparte registros con la FPU Register aliasing: La misma batería de registros llamadas con diferente nombre Maneja 4 tipos de datos sobre un registro de 64 bits. Cuádruple palabra 64 bits Doble palabra empaquetada 2x32 bits Palabra empaquetada 4*16 bits Byte empaquetado 8x8 bits Incorpora hasta 57 nuevas instrucciones específicas mmx.

13 Pentium II (233..450MHz ) Integra una caché L2 de 256 Kbytes
Asociativa 4 vías 32 bytes por bloq ue. Ejecución dinámica MMX Coprocesador matemático integrado Caché L1 de instrucción (16 K) y datos (16 K) Asociativa 4 vías con bloque de 32 bytes Con Registros programables de rangos de direcciones cacheables

14 Pentium III (500...1GHz) Añade extensiones Streaming SIMD
Orientado a mejorar el rendimiento de gráficos 3D Arquitectura Dual Independ Bus (desde Pentium Pro) Acceso a caché L2 independiente del acceso al bus externo. Yendo a mayor velocidad el bus de caché Soporte para Multiprocesamiento 2 procesadores

15 Pentium 4 (..3.8GHz) Intel NetBurst® Microarchitecture
Hyper-Threading Technology Hyper-Pipelined Technology 1066MHz, 800 MHz, 533 MHz or 400 MHz System Bus Level 1 Execution Trace Cache Enhanced Intel SpeedStep® Technology Intel® Enhanced Memory 64 Technology (Intel® EM64T)Φ