Grupo Nº10 Integrantes: Ignacio Figueroa Rodrigo Páez Alexander Truffa Fernando Veloso.

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1 Grupo Nº10 Integrantes: Ignacio Figueroa Rodrigo Páez Alexander Truffa Fernando Veloso

2 Qué es un Conversor? Es un dispositivo capaz de transformar una cierta magnitud, unidad o dato de cierta índole a otra de diferente índole. Qué es un Conversor Analógico/Digital (A/D)? Un conversor (o convertidor) analógico-digital (CAD), (o ADC "Analog-to-Digital Converter") es un dispositivo electrónico capaz de convertir una entrada analógica de voltaje en un valor binario. Se utiliza en equipos electrónicos como computadores, grabadores de sonido y de vídeo, y equipos de telecomunicaciones.

3 La señal analógica, que varía de forma continua en el tiempo, se conecta a la entrada del dispositivo y se somete a un muestreo a una velocidad fija, obteniéndose así una señal digital a la salida del mismo. Estos conversores poseen dos señales de entrada llamadas V ref+ y V ref- y determinan el rango en el cual se convertirá una señal de entrada. El dispositivo establece una relación entre su entrada (señal analógica) y su salida (digital) dependiendo de su resolución. Esta resolución se puede saber, siempre y cuando conozcamos el valor máximo que la entrada de información utiliza y la cantidad máxima de la salida en dígitos binarios.

4 Resolución = valor analógico / (2 10 ) Resolución = 5 [V] / 1024 Resolución = 0.004883 [V] = 4.883 [mV] = 5 [mV] aprox. Resolución = LSB

5 Entrada- Salida 0.000 [V]-0000000000 0.005 [V]-0000000001 0.010 [V]-0000000010 (5 [V]-LSB)- 1111111111

6 Posee 12 entradas para la familia de dispositivos PIC18F6X20 y 16 para la PIC18F8X20. Permite la conversión de una señal de entrada analógica a un número binario digital de 10 bits.

7 Posee cinco registros: Registro de resultado A/D Alto (ADRESH) Registro de resultado A/D Bajo (ADRESL) Registro 0 de Control A/D (ADCON0) Registro 1 de Control A/D (ADCON1) Registro 2 de Control A/D (ADCON2)

8 El Registro 0 de Control A/D (ADCON0): Controla la operación del módulo A/D. El Registro 1 de Control A/D (ADCON1): Configura las funciones de los pines de cada puerto. El Registro 2 de Control A/D (ADCON2): Configura la fuente del reloj A/D y su justificación.

9 Los bits 7 y 6 no se utilizan, y se leen como ceros 0.

10 Los bits del 5 al 2 (CHS3 al CHS0) se utilizan como bits de selección de canales análogos. Nota (1) : Estos canales no están disponibles en la familia de dispositivos de 64 pines PIC18F6X20

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12 El bit toma el valor de 1 si la conversión está en progreso, en otras palabras el ajustar este bit como 1 da comienzo a la conversión A/D, la cual es, automáticamente, ajustada a 0 por hardware una vez que la conversión A/D ha terminado. Esto ocurre sólo cuando se habilita el bit 0.

13 El bit toma el valor de 1 si la conversión está en progreso, en otras palabras el ajustar este bit como 1 da comienzo a la conversión A/D, el cual es, automáticamente, borrado por hardware una vez que la conversión A/D ha terminado. Esto ocurre sólo cuando se habilita el bit 0. 1

14 El bit toma el valor de: 1 para dar aviso de que el módulo del convertidor A/D está disponible 0 para dar aviso de que no lo está

15 Los bits 7 y 6 no se utilizan, y se leen como ceros 0.

16 Los bits 5 y 4 (VCFG1 y VCFG0) se utilizan como bits de configuración de Referencia de Voltaje. El Voltaje de referencia análogo es seleccionable por software, ya sea a través del polo positivo y negativo de la alimentación de voltaje del dispositivo (V DD y V SS ), o por el nivel de voltaje en el pin RA3/AN3/V REF+ y el pin RA2/AN2/V REF-

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19 A = Entrada AnálogaD = E/S Digital Nota:Las celdas sombreadas indican canales A/D disponibles sólo en la familia de dispositivos PIC18F8X20

20 A = Entrada AnálogaD = E/S Digital Nota:Las celdas sombreadas indican canales A/D disponibles sólo en la familia de dispositivos PIC18F8X20

21 Justificación a la derecha (alinear a la derecha) ADRESH (Reg. de Resultado A/D alto)ADRESL (Reg. de Resultado A/D bajo) Justificación a la izquierda (alinear a la izquierda) ADRESH (Reg. de Resultado A/D alto)ADRESL (Reg. de Resultado A/D bajo) El conversor posee 10 bits, pero cada registro sólo posee 8 bits.

22 De manera más didáctica

23 Fuente del reloj, quiere decir de dónde proviene la frecuencia con la que se toman las muestras. La salida de la muestra y retención es la entrada en el conversor, lo cual genera el resultado vía aproximación sucesiva.

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25 El bit 7 (ADFM) se utiliza como bit de selección del Formato del Resultado A/D, el cual toma el valor: 1 para alinear a la derecha (justificar a la derecha) 0 para alinear a la izquierda (justificar a la izquierda)

26 Los bits del 6 al 3 no son utilizados y se leen como ceros 0.

27 El convertidor A/D tiene una característica única al ser capaz de operar mientras el dispositivo se encuentra en modo sleep (modo no operativo). Para operar en sleep, el reloj de la conversión A/D debe ser derivado del oscilador RC interno del A/D.

28 Contienen el resultado de la conversión A/D El resultado es cargado en los registros ADRESH/ADRESL El bit GO/DONE (registro ADCON0) es borrado (bit1=0) El bit de bandera de interrupción A/D, ADIF, es establecido Nota: Sólo ocurre cuando la conversión A/D esta completa y el bit0 (ADON) esta disponible (bit0=1)

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32 Fuerza a todos los registros a estar en su estado de Reset. Fuerza al módulo A/D a estar apagado y a abortar cualquier conversión. El valor en los registros ADRESH/ADRESL no es modificado por un reseteo de encendido/apagado.

33 Después de que el módulo A/D ha sido configurado como se desea: El canal seleccionado debe ser adquirido antes de que la conversión haya comenzado. El canal de entrada análogo debe tener sus correspondientes bits TRIS seleccionados como una entrada. Una vez que el tiempo de adquisición del canal seleccionado haya transcurrido, la conversión A/D puede comenzar.

34 1. Configure el módulo A/D. 2. Configure el interruptor A/D (si se desea). 3. Espere por el tiempo requerido de adquisición. 4. Comience la conversión. 5. Espere a que la conversión A/D se complete. 6. Lea el registro de resultados A/D (ADRESH:ADRESL),borre el bit ADIF si se requiere. 7. Para la siguiente conversión, vaya al paso 1 o 2, como sea requerido.

35 Configure pines análogos, referencias de voltaje y E/S digital (ADCON1) Seleccione canales de entrada A/D (ADCON0) Seleccione el reloj para la conversión A/D (ADCON2) Encienda el módulo A/D (ADCON0) Borre el bit ADIF Ajuste el bit ADIE Ajuste el bit GIE

36 Ajuste el bit GO/DONE (registro ADCON0) Sondeando al bit GO/DONE para ser borrado Esperando al interruptor A/D

37 El tiempo de la conversión A/D por bit es definida como T AD y un mínimo de espera de 2 T AD es requerido antes de que la siguiente adquisición comience. Para determinar el tiempo de adquisición del canal seleccionado antes de que comience la nueva conversión se necesitan ciertos requerimientos.

38 Para encontrar la precisión o exactitud específica para el conversor A/D, el condensador de retención de carga (C HOLD ) debe ser libre de cargarse a plena carga según el nivel de tensión del canal de entrada.

39 La impedancia de la fuente (R S ) y la del switch interno de muestreo (R SS ) afectan directamente en el tiempo de carga requerido por el condensador (C HOLD ).

40 La impedancia switch de muestreo (R SS ) varía con el dispositivo de voltaje (V DD ). La impedancia de la fuente afecta el voltaje offset en la entrada analógica (debido al pin de dispersión de corriente). La máxima impedancia recomendada para fuentes analógicas es de 2,5 [k].

41 Después que el canal de entrada análogo es seleccionado (cambiado), la adquisición debe ser realizada antes que la conversión pueda ser comenzada. Cuando la conversión haya comenzado, el condensador de retención (C HOLD ) es desconectado del pin de entrada.

42 Esta ecuación asume que un error de ½ LSb es utilizado (1024 pasos para el A/D) y este es el máximo error permitido para que el A/D encuentre su resolución específica.

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45 El tiempo de la conversión A/D por bit es definida como T AD. La conversión requiere de 12 T AD por conversión de 10 bits. La fuente del reloj de conversión A/D es seleccionable mediante software.

46 2 T OSC 4 T OSC 8 T OSC 16 T OSC 32 T OSC 64 T OSC Oscilador RC interno

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48 Los registros ADCON1, TRISA, TRISF y TRISH controlan la operación de los pines de los puertos del módulo A/D. Los pines de los puertos necesitados como entradas analógicas deben tener sus correspondientes bits TRIS ajustados como entrada. Si el bit TRIS es ajustado como salida, el nivel de salida digital (V OH o V OL ) serán convertidas. La operación A/D es independiente del estado de los bits CHS3:CHS0 y los bits TRIS.

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50 Contiene 2 comparadores análogos Las entradas para el comparador son multiplexadas con el pin RF1 hasta el pin RF6 La referencia de voltaje del chip de encendido puede ser también una entrada para los comparadores

51 Controla la entrada y salida multiplexora del comparador El bit 7 (C2OUT: Bit de Salida del 2º Comparador)

52 Controla la entrada y salida multiplexora del comparador El bit 7 (C2OUT: Bit de Salida del 2º Comparador) 0

53 Controla la entrada y salida multiplexora del comparador El bit 7 (C2OUT: Bit de Salida del 2º Comparador) 0

54 Controla la entrada y salida multiplexora del comparador El bit 7 (C2OUT: Bit de Salida del 2º Comparador) 1

55 Controla la entrada y salida multiplexora del comparador El bit 7 (C2OUT: Bit de Salida del 2º Comparador) 1

56 El bit 6 (C1OUT: Bit de Salida del 1 er Comparador)

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61 El bit 5 (C2INV: Bit de Inversión de Salida del 2º Comparador) 1 = La salida del C2 esta invertida 0 = La salida del C2 no esta invertida El bit 4 (C1INV: Bit de Inversión de Salida del 1 er Comparador) 1 = La salida del C1 esta invertida 0 = La salida del C1 no está invertida

62 El bit 3 (CIS: Bit de Switcheo de Entrada del Comparador)

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64 Los bits del 2 al 0 (CM2:CM0: Bits de Modo de Comparador)

65 Hay ocho modos de operación para los comparadores El registro TRISF controla la información de la dirección de los pines del comparador para cada modo Si el modo del comparador es cambiado, el nivel de salida del comparador puede que no sea válido para el modo especificado de retraso de cambio.

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68 Cuando la entrada análoga en el V IN + es menor que la entrada análoga V IN -, la salida del comparador es de un nivel digital bajo.

69 Cuando la entrada análoga en el V IN + es mayor que la entrada análoga V IN -, la salida del comparador es de un nivel digital alto.

70 Las áreas sombreadas a la salida del comparador representan la incertidumbre, debido a offsets de entrada y tiempo de respuesta.

71 Una señal de referencia externa o interna puede ser usada, dependiendo del modo de operación del comparador.

72 Se configura para que ambos comparadores operen de la misma referencia o de diferentes fuentes de referencia. Aplicaciones de detectores de flancos pueden requerir la misma fuente de referencia. La señal de referencia debe estar entre V SS y V DD, y puede ser aplicada a ambos pines del o los comparador(es).

73 Permite la selección de una referencia de voltaje generada internamente para los comparadores. La señal de referencia interna es usada cuando los comparadores están en el modo CM = 110. Así la referencia de voltaje interna es aplicada al pin V IN + de ambos comparadores.

74 Es el tiempo mínimo, después haber seleccionado una nueva referencia de voltaje o fuente de entrada. Antes que la salida del comparador tenga un nivel válido. Si la referencia interna es cambiada, el retraso máximo de la referencia de voltaje interna debe ser considerado cuando se usa las salidas del comparador. Si no, el retraso máximo de los comparadores se debería de utilizar.

75 Son leídas a través del registro CMCON Estos bits son sólo de lectura

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77 Las salidas del comparador pueden también ser directamente los pines de E/S RF1 y RF2

78 Cuando estén habilitados, los multiplexores en el paso de salida de los pines RF1 y RF2 cambiarán y la salida de cada pin será la salida asíncrona del comparador

79 La incertidumbre de cada uno de los comparadores está relacionada al voltaje offset de entrada y el tiempo de respuesta dados en las especificaciones Los bits TRISF seguirán funcionando como una salida habilitada/deshabilitada por los pines RF1 y RF2 mientras se encuentre en este modo. Los niveles analógicos de cualquier pin definido como una entrada digital puede causar que el buffer de entrada consuma más corriente de la especificada.

80 Módulo del comparador entre en el modo Reset CM = 000

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82 Esto asegura que todas las entradas potenciales son entradas analógicas La corriente en el dispositivo es minimizada cuando las entradas análogas están en el tiempo de reseteo Los comparadores serán apagados durante el intervalo de reseteo

83 En la figura se muestra un circuito simplificado de un entrada analógica

84 Dado que los pines analógicos están conectados a una salida digital, se tienen diodos parciales contrarios a V DD y V SS

85 Se recomienda una impedancia de fuente de 10[k] para fuentes analógicas. Cualquier componente conectado a un pin de entrada analógica, tal como un condensador o un diodo Zener, deberían de tener muy poca dispersión de corriente.