Proyecto de Sistemas Informáticos Curso 2009-2010 Carlos Sánchez-Vellisco Sánchez Antonio José García Martínez David Fernández Máiquez.

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1 Proyecto de Sistemas Informáticos Curso 2009-2010 Carlos Sánchez-Vellisco Sánchez Antonio José García Martínez David Fernández Máiquez

2  Desarrollo de entorno para inyectar errores en una FPGA  Emular el comportamiento que una partícula cósmica pueda tener sobre una celda RAM de la memoria de configuración  Proceso fundamental: configurar FPGA, ejecutar, modificar configuración (1 bit), ejecutar y comparar.

3 Placa XUP Virtex-II Pro Development System

4  Las FPGAs son dispositivos que contienen bloques de lógica programable  Ventajas:  Reconfigurables  Bajo costo  FPGAs Vs. Microcontroladores: ejecución en paralelo vs. Ejecución en serie

5  Debido a las ventajas comentadas, se estudia la posibilidad del uso de FPGAs en tecnología aeroespacial.  Problema real: no hay protección atmosférica en el espacio exterior.  Consecuencias: Una partícula solar podría modificar el contenido de la memoria de configuración de la FPGA

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7  Utiliza el protocolo RS232  Interfaz para la E/S de datos para probar cualquier circuito  Distintas velocidades de transmisión (bps)  Diseño con un receptor y un transmisor serie

8  Cronograma de transmisión de 1 byte  1 bit paridad  1 bit parada

9  Entradas:  DatoTxIn (8 bits)  Transmite  Clk  RstN  Salidas :  Transmitiendo  DatoSerieOut

10  Cuatro bloques  Divisor de frecuencia  Circuito de control  Carga_desplazamiento  Selección

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12  Entradas:  RxDatoSerie  Clk  RstN  Salidas :  DatoRxOut (8 bits)  AvisoRx  Recibiendo

13  Tres bloques:  Divisor frecuencia  Circuito control  Desplazador SIPO (Serial In Parallel Out)

14  Se evalúa el valor del bit recibido en el punto medio para evitar tomar valores contiguos

15  Circuito con 7 bits de entrada (no contamos clk por tratarse de una entrada especial) y 4 bits de salida.  ¿Si tenemos otro circuito con mayor número de entradas y/o salidas?

16  Dos máquinas de 4 estados para recepción y transmisión.  En cada estado se transmite/recibe un byte de datos.  Mecanismo de funcionamiento:  Recibir 4 bytes (entradas del circuito)  Generar un pulso de reloj  Transmitir 4 bytes (salidas del circuito)

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18  Motivación:  Poder cargar cualquier circuito que queremos probar “conectándolo” automáticamente a nuestro módulo de E/S.  Necesitamos saber:  Número de bits de entrada  Número de bits de salida  Entrada de reloj  Otros ficheros de los que dependa (módulos que usa)

19  Para conectarlo al módulo de E/S crearemos automáticamente otro fichero VHDL que realice las asignaciones necesarias.  Necesitamos analizar la entidad definida en un fichero VDHL para saber número de entradas y salidas.

20  (1) Fichero vhd de transmisión serie  (2) Fichero vhd de recepción serie  (3) Circuito introducido por el usuario. Este es el fichero cuya entidad se procesará. La salida es el:  (4) Circuito vhd del módulo top generado automáticamente. (1) Tx_Serie.vhd (2) Rx_Serie.vhd (3) Circuito.vhd (4) Circuito_FPGA.vhd

21 Parte a analizar

22  Utilizaremos técnicas de procesamiento de lenguajes para reconocer la entidad definida en el fichero  Necesitaremos un analizador léxico para reconocer los pequeños elementos (tokens) de los que se compone el fichero vhdl: palabras reservadas, punto y coma, etc.  También un analizador sintáctico que lea cada uno de los tokens guiado por una gramática.

23  Autómata finito determinista (AFD)

24  Gramática de una entidad Entidad ::= Cabecera entity identificador is Generic Puertos end identificador Generic ::= generic (Variables); Variables ::= Variable RVariables; Variable ::= identificador : InOut integer := entero RVariables ::= ; Variable Rvariables RVariables ::= λ Puertos ::= port(Señales); Señales = Señal RSeñales Señal = identificador : InOut Tipo RSeñales = ; Señal RSeñales RSeñales = λ InOut = in InOut = out Tipo = std_logic Tipo = std_logic_vector(Exp downto Exp) Exp = Term RExp RExp = + Exp | - Exp | λ Term = Fac RTem RTerm = * Term | / Term | λ Fac = ( E ) | nat | identificador Cabecera = *

25 Generación fichero.BIT  Sintetizar  Traducir  Mapear  “Place and Route”  Generar.bit

26 Generación fichero.BIT  1º Generar fichero de proyecto (.prj)

27 Generación fichero.BIT  2º Ejecución de los comandos para creación. Bit mediante una llamada a Compilar.bat  @Echo off  cd comandosXilinx  set pwd=%cd%  rem borramos los archivos que no hacen falta  call clearFiles  rem después ejecutamos los procesos  call sintetizarXST.bat %1%  cd %pwd%  %pwd:~0,2%  call translateNGDBUILD.bat %1%  cd %pwd%

28 Generación fichero.BIT  %pwd:~0,2%  call map.bat %1%  cd %pwd%  %pwd:~0,2%  call par.bat %1%  cd %pwd%  %pwd:~0,2%  call bitgen.bat %1%  cd %pwd%  %pwd:~0,2%  rem exit

29 Generación fichero.BIT  Una vez generado el fichero BIT,también podremos cargarlo  Utilizaremos los comandos que utiliza el IMPACT, utilidad de Xilinx ISE  Estos parámetros se encuentra en carga.txt, que se ejecutara en modo batch

30 Inyección de errores  Objetivo:  Emular la posibilidad de que una partícula solar incida en la superficie de la FPGA y modifique su comportamiento.

31 Inyección de errores  Virtex-II Pro:  Frames verticales de 1 bit de anchura y altura, la que tiene la FPGA.  En nuestro caso XC2VP30 que tiene 1756 frames y 206 bits por frame.  Modos de configuración de bloques y conexiones  Reconfiguración total: estática.  Reconfiguración parcial: dinámica.

32 Inyección de errores  Utilizamos una aplicación que modifica un solo bit de un fichero.bit.  Esta aplicación necesita como entradas el frame y bit a modificar.  Genera dos ficheros de configuración:  Fichero de restauración (Fichero original)  Fichero con bit modificado

33 Inyección de errores Ejecución:  Usuario selecciona numero de iteraciones.  Selección entidad VHD seguida de su fichero.BIT  Cargar fichero Banco de Pruebas  Generación salida “GOLDEN”

34 Inyección de errores  Ejecución iteraciones:  Modificación aleatoria de frame y bit.  Generación de ficheros:  fichero_modif.bit  fichero_modifRestore.bit  Cargar “fichero_modif.bit” y ejecutar.  Comparar salidas con la salida “GOLDEN” y comprobación si incide el error en la aplicación.  Restaurar FPGA con “fichero_modifRestore.bit”.

35 FGPA - UCF  Fichero de restricciones de usuario  Asigna entradas y salidas del circuito top a los pines de la placa.  Entradas Circuito principal:  Clk  Reset  Entrada_serie

36 FGPA - UCF  Salidas Circuito principal:  Salida_serie  Visualización en leds de los estados del módulo de E/S  NET "clk" LOC = "AJ15"; # Reloj del Sistema NET "salida_serie" LOC = "AE7"; #Datos puerto serie RS232_TX_DATA NET "reset" loc="AG5"; #Botón enter el del centro NET "entrada_serie" LOC = "AJ8"; #Datos entrada puerto serie RS232_RX_DATA NET "ledsEntrada " LOC = "AC4"; NET "ledsEntrada " LOC = "AC3"; NET "ledsSalida " LOC = "AA6"; NET "ledsSalida " LOC = "AA5";

37 Datos de E/S de un circuito  Entradas:  Cadenas de 0’s y 1’s con longitud=nºbits entidad(in)  Estas entradas se pueden cargar mediante fichero o en la pantalla de Nessy 2.0  Ejemplo:  component CONTADOR Port( RESET: in STD_LOGIC; CLK: in STD_LOGIC; ENABLE: in STD_LOGIC; LOAD: in STD_LOGIC; DATA_LOAD: in STD_LOGIC_VECTOR(15 downto 0); SALIDA: out STD_LOGIC_VECTOR(15 downto 0));

38 Datos de E/S de un circuito  La entrada de reloj se descarta. La entrada (19 bits): 0000 0000 0000 0000 0 1 0 Se interpreta como: RESET <= 0 ENABLE <= 1 LOAD <= 0 DATA_LOAD(0) <= 0 DATA_LOAD(1) <= 0 : DATA_LOAD(15) <= 0 Si la salida (16 bits) fuera: 0001 0100 000 1011 Es sencillo intuir que corresponderá a: SALIDA(0) <= 1 SALIDA(1) <= 1 SALIDA(2) <= 0 : SALIDA(15) <= 0

39 Aplicación – Nessy 2.0  La ventana principal de la aplicación, estaría dividida en tres partes, el menú, la botonera y las vistas (donde se puede visualizar las salidas)

40 Aplicación – Nessy 2.0 (Menú)  Tenemos tres desplegables, desde los que podemos interactuar con la aplicación.  En el desplegable Opciones, tenemos las mismas posibilidades que existen en la botonera.

41 Aplicación – Nessy 2.0 (Menú)  En el desplegable Vistas elegimos la salida que queremos visualizar.

42 Aplicación – Nessy 2.0 (Menú)  El menú configuración. Tiene dos opciones desde las que podemos seleccionar la ruta del Xilinx.

43 Aplicación – Nessy 2.0 (Botonera)  Controla los procesos más importante de la aplicación.  Se encontrarán habilitados dependiendo en la situación en la que estemos.

44 Aplicación – Nessy 2.0 (Botonera)  Cargar VHDL:  Desde aquí cargamos los ficheros de tipo VHDL del proyecto con el que queramos trabajar. Podemos cargar un VHDL o varios eligiendo la entidad TOP

45 Aplicación – Nessy 2.0 (Botonera)  Cargar varios archivos VHDL.

46 Aplicación – Nessy 2.0 (Botonera)  Crear el archivo.Bit  Se generará un archivo.bit a partir de los ficheros VHDL cargados anteriormente. Indicaremos donde queremos guardar el archivo y se creará automáticamente, añadiéndole VHDL necesarios para la comunicación con la FPGA.

47 Aplicación – Nessy 2.0 (Botonera)  Cargar. Bit  Desde aquí seleccionando el archivo.bit que deseemos, cargamos el archivo en la FPGA

48 Aplicación – Nessy 2.0 (Botonera)  Cargar Test Bench:  Aquí podemos elegir el repertorio de datos que se enviarán a la FPGA. Tenemos dos opciones:  Cargar TB en la vista Test Bench.  Cargar desde Fichero y comenzar Ejecución.

49 Aplicación – Nessy 2.0 (Botonera)  Ejecutar:  Comienza a mandar los datos que tenga del Test Bench que hemos definido antes.

50 Aplicación – Nessy 2.0 (Botonera)  Parar Ejecución:  Permite parar una ejecución, dejando de enviar datos a la FPGA.

51 Aplicación – Nessy 2.0 (Botonera)  Reanudar Ejecución:  Permite continuar con la ejecución previamente parada.

52 Aplicación – Nessy 2.0 (Botonera)  Generar Golden:  Generar el archivo Golden, que es con el que se compara la ejecución de un Test Bench.  Cargar Golden:  Permite seleccionar como archivo Golden que tengamos guardado.

53 Aplicación – Nessy 2.0 (Botonera)  Inyección de Errores:  Con este botón podemos ir modificando el mapa de bits de la FPGA y observar como afecta esa modificación a la salida que se genera.

54 Aplicación – Nessy 2.0 (Botonera)  Toda la salida generada por este proceso en un fichero, para poder estudiar el impacto de la modificación del mapa de bits.

55 Aplicación – Nessy 2.0 (Otros Detalles)  Teclas Rápidas.  Para cada opción de menú existe una combinación de teclas para accionarla.  Trazas.  A parte de la traza de la Inyección de errores, se guarda una traza con todo lo que hemos haciendo en la aplicación.

56 Ronda de Preguntas