Fabricio N. Altamiranda Facundo J. Ferrer.  Título del Proyecto:  "Errores en sistemas de procesamiento de datos debido a eventos transitorios en interfaces.

Presentación del tema: "Fabricio N. Altamiranda Facundo J. Ferrer.  Título del Proyecto:  "Errores en sistemas de procesamiento de datos debido a eventos transitorios en interfaces."— Transcripción de la presentación:

1 Fabricio N. Altamiranda Facundo J. Ferrer

2  Título del Proyecto:  "Errores en sistemas de procesamiento de datos debido a eventos transitorios en interfaces analógicas: aportes a la mitigación de los mismos.“  Acreditado y financiado por la Secretaría de Ciencia y Tecnología de la UTN y por el Ministerio de Ciencia y Tecnología de la Provincia de Córdoba.  Participan en el proyecto dos grupos de investigación  Grupo de desarrollo electrónico e instrumental-Facultad de Matemática, Astronomía y Física de la Universidad Nacional de Córdoba  Grupo de estudios en calidad en mecatrónica (GECAM). Facultad Regional Villa María-Universidad Nacional de Córdoba.

3  SEE  Que es?  Como se produce?  Efecto en semiconductores  Clasificación  ASET  Porque el análisis?  Modelo  Diseño  Plataforma  Arquitectura y Tecnología  Componentes  Inyección  Manual  Automática  Análisis y conclusión

4 “Un Evento de Efecto Único (SEE) es cualquier cambio medible u observable, en el estado o rendimiento, de un dispositivo, componente, subsistema o sistema (analógico o digital) micro-electrónico, resultado del impacto de una única partícula de alta energía.”

5

6  Etapas del Evento  Interacción ▪ Pares electrón-hueco. ▪ LET (transferencia de energía lineal).  Recolección ▪ Nanosegundos de duración. ▪ Grandes transitorio corriente/voltaje.  Difusión ▪ Cientos de nanosegundos de duración. ▪ Bajos transitorios corriente/voltaje.

7  Ionización Directa  Iones Pesados (número atómico mayor a 2).  Ionización Indirecta  Partículas Ligeras (protones, electrones, neutrones).  Desencadenamiento de reacciones nucleares.  Single Event Upset (SEU)  Transitorios, no destructivos (SET).  MSB (Multiple Bits), SEFI (Functionality Interrupt).  Single Event Latch-up (SEL)  Errores fisicos, potencialmente destructivos.  Single Event Burnout (SEB)  Errores permanentes, destruccion de componentes.  SEGR (Gate Rupture)

8  Con el constante avance en los procesos litográficos, las tecnologías de fabricación de circuitos integrados se vuelven mas vulnerables a estos efectos.  El estudio de los SETs en dispositivos digitales se encuentra ampliamente cubierto en comparación con los analógicos.  En periodos de alta actividad solar, las llamaradas solares afectan en gran medida a los tendidos eléctricos y comunicaciones satelitales.

9  Modelo Exponencial  Proceso de recolección de cargas.  Mayor procesamiento computacional.  Modelo Trapezoidal  Proceso de difusión de cargas.  Fin de perturbación bien definido.

10  GNU Linux.  Herramientas de código abierto.  Licencia gratuita.  Lenguajes de programación utilizados:  PERL  BASH scripting  Microsoft Windows.  Herramientas propietarias.  Licencias pagas (UCC).  Lenguajes de programación utilizados:  Python  BATCH scripting http://www.gpleda.org http://www.cadence.com

11  Tecnología de diseño: IBM Semiconductor 0.18 Micron 7RF CMOS Process  Requisitos del conversor:  6 bits de resolución de salida.  Frecuencia de funcionamiento de 100KHz.  Tensiones de alimentación 3.3voltios.  Rango de conversión de 0 a 1 voltio. CONVERSOR FLASH Analógico DIVISOR RESISTIVO COMPARADOR Digital DECODIFICADOR NEGADOR COMPUERTAS NAND

12  Características:  Ganancia > 24.500.  Corrientes de Bias: 105uA.  Corriente en rama de salida: 1.05mA.  Tensión de Bias: 1V.  VINpos cumple: 1V < VINpos < Vref  Tiempo de respuesta escalón tLH < 7.5 uS.  Tiempo de respuesta escalón tHL < 3.5uS.  Máximo Offset de cruce entre: -0.1mV y 0.2mV CONVERSOR FLASH Analógico DIVISOR RESISTIVO COMPARADOR Digital DECODIFICADOR NEGADOR COMPUERTAS NAND

13  Compuertas:  Lógica NAND de 2, 3, 4, y 8 entradas y lógica INVERSORA.  Cruce simétrico de compuertas (1.4v - 1.7v)  Tiempo de respuesta escalón tHL < 100pS.  Tiempo de respuesta escalón tLH < 90pS. CONVERSOR FLASH Analógico DIVISOR RESISTIVO COMPARADOR Digital DECODIFICADOR NEGADOR COMPUERTAS NAND

14  Decodificador  Compuertas NEGADORAS y NANDs de 2, 4 y 8 entradas.  Excursión de la señal de entrada 0 a 2 voltios.  Tiempo de retardo tLH < 790 pS.  Tiempo de retardo tHL < 260 pS.  2 entradas de conexión de alimentación.  63 entradas de código termómetro.  6 salidas de código binario.  Error digital 1/2LSB =5mV. CONVERSOR FLASH Analógico DIVISOR RESISTIVO COMPARADOR Digital DECODIFICADOR NEGADOR COMPUERTAS NAND

15  Conversion 6 bits.  Retardo de transición < 7uS.  Tensión de alimentación de 3.3 voltios.  Tensión de Bias de 1 voltio.  Configuración presentada:  Tensión de referencia de 630mV.  Tensión de entrada 460mV. CONVERSOR FLASH Analógico DIVISOR RESISTIVO COMPARADOR Digital DECODIFICADOR NEGADOR COMPUERTAS NAND

16

17 Objetivo: Obtener un grupo de resultados confiables. Ventajas: Control total de todos los parámetros de la simulación. Análisis cualitativo del funcionamiento del circuito. Disponibilidad de todos los datos de simulación. Desventajas: Configuración compleja Propenso a errores Tiempo requerido por simulación: Alto Elementos: 3 comparadores. 4 niveles de tensión de entrada. 1 compuerta NAND de 8 entradas. 2 fuentes de inyección

18  Falla: TRAPEZOIDAL  V REF : 1.315 voltios  Nodos de conexión:  INNEG se conecta la señal de entrada  INPOS se conecta la tensión de referencia  Nodos de inyección:  NDneg_N  NDpos_N  NDbias  NDout_N  Nodo graficado:  NDOUT=Salida del comparador (OUT).

19  Falla: TRAPEZOIDAL  V REF : 1.315 voltios  Nodos de conexión:  INNEG se conecta la señal de entrada  INPOS se conecta la tensión de referencia  Nodos de inyección:  Ndneg_P  Ndpos_P  Ndout_P  Nodo graficado:  NDOUT=Salida del comparador (OUT).

20  Transistor de inyección:  NDout_P (inyección en drenador de transistor P)  Al inicio: ▪ Vin = VREF+8mV = 1.323V => CERO ▪ Vin = VREF+5mV = 1.320V => CERO ▪ Vin = VREF-5mV = 1.310V => UNO ▪ Vin = VREF-8mV = 1.307V => UNO  Luego de la inyección:  Cambio de estado lógico: ▪ Vin = VREF+8mV = 1.323V => UNO ▪ Vin = VREF+5mV = 1.320V => UNO  Variaciones de tensión ▪ Vin = VREF-5mV = 1.310V => UNO + mV. ▪ Vin = VREF-8mV = 1.307V => UNO + mV.

21 CONSIDERACIONES  Máxima variación ocurrida a la salida durante la simulación.  Duración desde el inicio del evento hasta el restablecimiento de la tensión de salida. COMPARACIONES  Distinta duración de los eventos.  Variaciones de tensiones similares.  Similitud en agrupación de eventos.

22 Objetivos Determinar la sensibilidad del conversor a los ASETs. Ventajas Tiempo requerido por simulación: bajo Disminución de la duración de cada simulación. Simulación de todos los nodos intervinientes. Pre-análisis de los resultados. Desventajas Poco control sobre los parámetros de las simulaciones. Tiempo de configuración de la aplicación: Alto Elementos 63 comparadores 64 niveles de tensión de entrada 2 fuentes de inyección Ambiente virtualizado Aplicación de inyección y análisis

23  La campaña de inyección automática se dividió en 4 etapas: Codificación Elección del lenguaje Desarrollo de los algoritmos Implementación Inyección Determinación de los nodos y definición del criterio Generación de archivos y almacenamiento en la base de datos Simulación Configuración del ambiente virtualizado Simulación y almacenamiento en la base de datos Pre-análisis Determinación de nodos con salidas erróneas Determinación de la duración y amplitud del efecto Generación e importación automática de tablas

24  Codificación  Elección del lenguaje  Desarrollo de los algoritmos  Implementación

25  Inyección  Determinación de los nodos y definición del criterio  Generación de archivos y almacenamiento en la base de datos

26  Simulación  Configuración del ambiente virtualizado  Simulación y almacenamiento en la base de datos

27  Pre-análisis  Determinación de nodos con salidas erróneas.  Determinación de la duración del evento.  Determinación de las variaciones de amplitud.  Generación e importación automática de tablas.

28  Falla tipo trapezoidal:  Genera mayor cantidad de errores.  Afecta en mayor medida a transistores PMOS.  Genera mayor perturbación en el equilibrio de las corrientes de los nodos afectados.  Falla tipo exponencial:  Afecta en mayor medida a los transistores tipo NMOS.

29  La cantidad de errores aumenta con:  Aumento de la tensión de entrada.  Trapezoidal: Acelerado y lineal.  Exponencial: Lento y escalonado.  Y disminuye con:  Aumento en el comparador inyectado (aumento la tensión de referencia conectado a él).  Comparador 32 no posee lógica conectada a su salida.

30  El nodo NDOUT_P (transistor M12) es el nodo más sensible del circuito  El nodo NDNEG_P (transistor M3) es el menos sensible del circuito  Bit MSB:  El total de las fallas exponenciales repercutieron en él.  No posee lógica combinacional adherida.  Bit LSB:  El bit con mayor cantidad de fallas.  La lógica combinacional provee un efecto de filtrado.

31  Consideraciones para el análisis:  un CERO lógico, es todo valor de ‘x’ perteneciente al rango: - 0.001V <x< 1.001V.*  un UNO lógico, es todo valor de ‘x’ perteneciente al rango: 2.299V <x< 3.301V.*  un error está considerado como una variación de tensión mantenida por un tiempo mayor a 1ps (para valores menores, el simulador demostró tener problemas para converger).