TEMA 5 CONTADORES (Divisores de frecuencia)

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1 TEMA 5 CONTADORES (Divisores de frecuencia)
13/09/2018 TEMA 5 CONTADORES (Divisores de frecuencia) José Gutiérrez Fernández ETSISI - UPM 

2 Tema 5: índice de contenidos
13/09/2018 Tema 5: índice de contenidos 5.1 Contadores, conceptos previos. 5.2 Contadores asíncronos, estructuras generales. 5.2.1 Contador ascendente –UP– de módulo máximo (M = 2n). 5.2.2 Contador descendente –DOWN– de módulo máximo (M = 2n). 5.2.3 Contador UP/DOWN (U/D) de módulo máximo (M = 2n). 5.2.4 Falsos estados en contadores asíncronos. 5.3 Contadores síncronos, estructuras generales. 5.3.1 Contador ascendente –UP– de módulo máximo (M = 2n). 5.3.2 Contador descendente –DOWN– de módulo máximo (M = 2n). 5.3.3 Contador UP/DOWN (U/D) de módulo máximo (M = 2n). 5.4 Contadores (asíncronos/síncronos) de módulo M’ < M = 2n (módulo máx). 5.5 Extensión de contadores/divisores, producto de factores. 5.6 Problemas.

3 5.1 Contadores, conceptos previos
13/09/2018 5.1 Contadores, conceptos previos Autómatas de Moore con Zt = Qt i los estados los representaremos con la  siguiente nomenclatura: q 7 111  Autómatas de gráfo cíclico y sin ramificaciones :  donde M es el módulo del contador o número de estados por los que evoluciona el contador. 1 M = 2n M-1  sí contador de módulo máximo,  UP donde n es el número de bits (o biestables) (caso de códigos completos, como el Binario Natural, Gray, etc). del contador 6 2 DOWN Q 1 2 3 n U/D Módulo M 5 3 4

4 5.1 Contadores, conceptos previos (../..)
13/09/2018 5.1 Contadores, conceptos previos (../..) Contador  Divisor de frecuencia  Módulo (M)  Factor de división (M) Contador de módulo “M” (M) Ck Tck Ts = M  Tck Ts = M  Tck  1/fs = M / fck  fs = fck / M Se cumple el producto de módulos (o factores de división): M1 M2 fs1 fck fs2 M = M1  M2 ó  (M1  M2) fs1= fck / M1 fs2= fs1 / M2  = fck / (M1  M2)

5 5.2.1 Contador asíncrono ascendente -UP- de módulo máximo (M = 2n)
13/09/2018 5.2.1 Contador asíncrono ascendente -UP- de módulo máximo (M = 2n) Tienen la siguiente estructura: Qn Q2 Q1 (2) (4) (2n) ¿? 1 1 Q1 2 2 Q2 n n Qn Ck (2) (4) (2n) ¿? Ck ¿i y i? ⁄ Qt+1 = Qt i

6 5.2.1 Contador asíncrono ascendente -UP- de módulo máximo (M = 2n)
13/09/2018 5.2.1 Contador asíncrono ascendente -UP- de módulo máximo (M = 2n) Ejemplo: contador UP asíncrono de módulo 8 con biestables T, J-K y D. Tt Q t+1 Q t 1 Jt Kt Dt M = 8 M = 2n   n = 3 bits Q1 (2) Q2 (4) Q3 (8) “1” Q1 T1 Q2 J2 K2 Q3 D3 “1” Ck Q1 (2) Q2 (4) Q3 (8) T1 Q1 J2 K2 Q2 D3 Q3 “1” “1” Ck Qt+1 = 1 T  Qt 1 = Qt 1  T = “1” 1 ¿i y i? ⁄ Qt+1 = Qt i  Qt+1 = 2 J Qt + K Qt 2 = Qt 2  J = K = “1” 2 Qt+1 = 3 Dt 3 = Qt 3

7 5.2.1 Contador asíncrono ascendente -UP- de módulo máximo (M = 2n)
13/09/2018 5.2.1 Contador asíncrono ascendente -UP- de módulo máximo (M = 2n) Obteniendo el siguiente cronograma para biestables M/S por flanco de bajada: Tck Ck T Q 1 Q1 +s -s 1 2 T Q 2 7 3 Q2 UP M = 8 T Q 3 4 Q3 6 5 T Q 1 = 2 Tck  f Q 1 = fck / 2 Q 1 2 3 n UP (M = 2n) T Q 2 = 4 Tck  f Q 2 = fck / 4 T Q 3 = 8 Tck  f Q 3 = fck / 8 Generalizando a “n bits”: 2n 8 T Q n = 2n Tck  f Q n = fck / 2n 4 2 Q3 Ck Q1 Q2 “1” (2) (4) (8) T1 J2 K2 D3

8 5.2.1 Contador asíncrono ascendente -UP- de módulo máximo (M = 2n)
13/09/2018 5.2.1 Contador asíncrono ascendente -UP- de módulo máximo (M = 2n) Obteniendo el siguiente cronograma para biestables M/S por flanco de subida: Tck Ck T Q 1 2 3 Q1 Q2 Q3 +s -s 1 2 7 3 UP M = 8 4 6 5 T Q 1 = 2 Tck  f Q 1 = fck / 2 Q 1 2 3 n UP (M = 2n) T Q 2 = 4 Tck  f Q 2 = fck / 4 T Q 3 = 8 Tck  f Q 3 = fck / 8 Generalizando a “n bits”: 2n 8 T Q n = 2n Tck  f Q n = fck / 2n 4 2 Ck Q3 Q1 Q2 “1” (2) (4) (8) T1 J2 K2 D3

9 5.2.1 Contador asíncrono ascendente -UP- de módulo máximo (M = 2n)
13/09/2018 5.2.1 Contador asíncrono ascendente -UP- de módulo máximo (M = 2n) Resumiendo: ¿i y i? ⁄ Qt+1 = Qt i 2 6 5 3 4 7 UP M = 8 1 Los cronogramas están desfasados medio ciclo de reloj

10 5.2.1 Contador asíncrono ascendente -UP- de módulo máximo (M = 2n)
13/09/2018 5.2.1 Contador asíncrono ascendente -UP- de módulo máximo (M = 2n) 2 6 5 3 4 7 UP M = 8 1 Resumiendo: ¿i y i? ⁄ Qt+1 = Qt i ¿Qué ocurriría si … ? ¿i y i? ⁄ Qt+1 = Qt i ¡¡¡ REFLEXIONAMOS !!! 1 2 ¿YA? 7 DOWN M = 8 3 6 5 4 ¡¡¡ REFLEXIONAMOS !!! ¡¡¡ MÁS !!!

11 5.2.2 Contador asíncrono descendente -DOWN- de módulo máximo (M = 2n)
13/09/2018 5.2.2 Contador asíncrono descendente -DOWN- de módulo máximo (M = 2n) Tienen la siguiente estructura: Q1 Q2 Qn (2) (4) (2n) 1 1 Q1 Ck 2 2 Q2 n n Qn ¿? (2) (4) (2n) ¿? ¿i y i? ⁄ Qt+1 = Qt i

12 5.2.2 Contador asíncrono descendente -DOWN- de módulo máximo (M = 2n)
13/09/2018 5.2.2 Contador asíncrono descendente -DOWN- de módulo máximo (M = 2n) Ejemplo: contador DOWN asíncrono de módulo 8 con biestables T, J-K y D. M = 8 M = 2n   n = 3 bits Q1 Q2 Q3 (2) (4) (8) Q1 Ck T1 Q2 J2 K2 Q3 D3 “1” “1” (2) (4) (8) “1” Qt+1 = T  Qt = Qt 1  T = “1” 1 ¿i y i? ⁄ Qt+1 = Qt i  Qt+1 = J Qt + K Qt = Qt 2  J = K = “1” 2 Qt+1 = Dt = Qt 3

13 5.2.2 Contador asíncrono descendente -DOWN- de módulo máximo (M = 2n)
13/09/2018 5.2.2 Contador asíncrono descendente -DOWN- de módulo máximo (M = 2n) Obteniendo el siguiente cronograma para biestables M/S por flanco de bajada: Tck Ck T Q 1 +s -s Q1 1 2 T Q 2 Q2 7 DOWN M = 8 3 T Q 3 6 Q3 5 4 T Q 1 = 2 Tck  f Q 1 = fck / 2 Q 1 2 3 n DOWN (M = 2n) T Q 2 = 4 Tck  f Q 2 = fck / 4 T Q 3 = 8 Tck  f Q 3 = fck / 8 Generalizando a “n bits”: 2n 8 T Q n = 2n Tck  f Q n = fck / 2n 4 2 “1” Q1 Q2 Q3 Ck T1 J2 K2 D3 (2) (4) (8)

14 5.2.2 Contador asíncrono descendente -DOWN- de módulo máximo (M = 2n)
13/09/2018 5.2.2 Contador asíncrono descendente -DOWN- de módulo máximo (M = 2n) Obteniendo el siguiente cronograma para biestables M/S por flanco de subida: Tck Ck T Q 1 2 3 +s -s Q1 Q2 Q3 1 2 7 DOWN M = 8 3 6 5 4 T Q 1 = 2 Tck  f Q 1 = fck / 2 Q 1 2 3 n DOWN (M = 2n) T Q 2 = 4 Tck  f Q 2 = fck / 4 T Q 3 = 8 Tck  f Q 3 = fck / 8 Generalizando a “n bits”: 2n 8 T Q n = 2n Tck  f Q n = fck / 2n 4 2 “1” Q1 Q2 Q3 T1 Ck J2 K2 D3 (2) (4) (8)

15 5.2.2 Contador asíncrono descendente -DOWN- de módulo máximo (M = 2n)
13/09/2018 5.2.2 Contador asíncrono descendente -DOWN- de módulo máximo (M = 2n) Resumiendo: ¿i y i? ⁄ Qt+1 = Qt i 7 6 5 4 3 2 1 DOWN M = 8 Los cronogramas están desfasados medio ciclo de reloj

16 5.2.3 Contador asíncrono UP/DOWN de módulo máximo (M = 2n)
13/09/2018 5.2.3 Contador asíncrono UP/DOWN de módulo máximo (M = 2n) Resumiendo, para biestables síncronos por flanco de bajada: 1 Cki >1 U/D Q Ck UP  Qi-1 UP U/D DOWN  Qi-1 Q Cki > 1 = U/D Qi-1 + U/D Qi-1 = U/D  Qi-1 DOWN Q1 (2) Q2 (4) Qn (2n) UP/DOWN 1 1 Q1 2 2 Q2 n n Qn ¿? Ck U/D ¿i y i? ⁄ Qt+1 = Qt i

17 5.2.3 Contador asíncrono UP/DOWN de módulo máximo (M = 2n)
13/09/2018 5.2.3 Contador asíncrono UP/DOWN de módulo máximo (M = 2n) Resumiendo, para biestables síncronos por flanco de subida: 1 Cki >1 U/D Q Ck UP  Qi-1 UP U/D DOWN  Qi-1 Q Cki >1= U/D Qi-1 + U/D Qi-1 = U/D Qi-1 DOWN Q1 (2) Q2 (4) Qn (2n) UP/DOWN 1 1 Q1 2 2 Q2 n n Qn ¿? Ck U/D ¿i y i? ⁄ Qt+1 = Qt i

18 5.2.4 Contadores asíncronos, “falsos estados (parásitos)”
13/09/2018 5.2.4 Contadores asíncronos, “falsos estados (parásitos)” Motivado por la forma en que se propaga el sincronismo en este tipo de contadores (un biestable no bascula o cambia hasta que lo hayan hecho los que le preceden en la cadena) y a que los biestables tienen un “tiempo de establecimiento” no nulo (tpb = tp1 + tp2 ≠ 0), aparecen, en las transiciones que afectan a dos o más biestables, una serie de estados parásitos de muy corta duración –falsos estados– que pueden motivar el descarte de este tipo de contadores en aplicaciones prácticas donde esto pueda suponer un inconveniente. 7 8 7 8 7 6 4 Ck Ck Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 tpb Biestable ideal (tpb = 0) Biestable real (tpb ≠ 0)

19 5.3.1 Contador síncrono UP de módulo máximo (M = 2n)
13/09/2018 5.3.1 Contador síncrono UP de módulo máximo (M = 2n) El procedimiento de diseño es el visto en el Tema 4, como un circuito secuencial síncrono convencional. Al igual que los contadores asíncronos, también admiten estructuras generalizables. Ejemplo: contador “síncrono” UP de módulo 8 con biestables J-K. Q t+1 Qt 2 Q t 1 3 1 2 6 5 3 4 7 UP (M = 8) 1 1 1 1 1 1 1 1 Qt+1 = Qt (Qt Qt ) + Qt (Qt Qt ) 3 2 1 Qt+1 = Qt  Qt 2 1 Qt+1 = Qt 1

20 5.3.1 Contador síncrono UP de módulo máximo (M = 2n) (../..)
13/09/2018 5.3.1 Contador síncrono UP de módulo máximo (M = 2n) (../..)  Resolviendo el diseño por el método de igualación de las ecuaciones de próximo estado: Qt+1 = Qt+1 1 J K 1 J Qt + K Qt = Qt  J = K = “1” 1  K = Qt 2 1 Qt+1 = Qt+1 2 J K 2 J Qt + K Qt = Qt  Qt = Qt Qt + Qt Qt 1 J = K = Qt 2 1   J = Qt 2 1 K = Qt Qt 3 2 1 Qt+1 = Qt+1 3 J K J Qt + K Qt = 3 Qt (Qt Qt ) + Qt (Qt Qt ) 2 1 J = K = Qt Qt 3 2 1   J = Qt Qt 3 2 1 = ∏ Qt n-1 i = 1 i  Para un contador de n bits: n J = K = Qt Qt  Qt Qt n-1 n-2 1 2 n > 1

21 5.3.1 Contador síncrono UP de módulo máximo (M = 2n) (../..)
13/09/2018 5.3.1 Contador síncrono UP de módulo máximo (M = 2n) (../..)  Obteniendo la siguiente estructura general para un contador UP síncrono: Q1 (2) (4) (2n) (8) Qn J1 K1 Q1 J2 K2 Q2 J3 K3 Q3 Jn Kn Qn “1” Q2 Q3 Ck  Los factores de división obtenidos en cada salida del contador serán potencias enteras de dos (2, 4, 8, …, 2n).  El diseño anterior con biestables tipo T quedaría como: Q1 (2) (4) (2n) (8) Qn T1 Q1 T2 Q2 T3 Q3 Tn Qn “1” Q2 Q3 Ck

22 5.3.2 Contador síncrono DOWN de módulo máximo (M = 2n)
13/09/2018 5.3.2 Contador síncrono DOWN de módulo máximo (M = 2n)  Para un contador Down síncrono de 3 bits: Q t+1 Qt 2 Q t 1 3 6 5 1 2 4 3 M = 8 7 1 1 1 1 1 1 1  Resolviendo por igualación: 1 J = K = “1” 1 Qt+1 = Qt 1 J = K = Qt 2 1 Qt+1 = Qt Qt + Qt Qt 2 1  J = K = Qt Qt 3 2 1 Qt+1 = Qt (Qt Qt ) + Qt (Qt Qt ) 3 2 1 n-1 i = 1 i = ∏ Qt n J = K = n-1 n-2 1 2 Qt Qt  Qt Qt n > 1

23 5.3.2 Contador síncrono DOWN de módulo máximo (M = 2n) (../..)
13/09/2018 5.3.2 Contador síncrono DOWN de módulo máximo (M = 2n) (../..)  Obteniendo la siguiente estructura general para un contador Down síncrono: Ck “1” J1 K1 Q1 J2 K2 Q2 J3 K3 Q3 Jn Kn Qn  Los factores de división obtenidos en cada salida del contador serán potencias enteras de dos (2, 4, 8, …, 2n).  El diseño anterior con biestables tip T quedaría como: Ck “1” T1 Q1 T2 Q2 T3 Q3 Tn Qn

24 5.3.3 Contador síncrono UP/DOWN de módulo máximo (M = 2n)
13/09/2018 5.3.3 Contador síncrono UP/DOWN de módulo máximo (M = 2n)  Contador Up/Down síncrono: de las estructuras obtenidas anteriormente: J = K = Qt Qt  Qt Qt = ∏ Qt n n-1 n-2 1 2 i = 1 i Up: J = K = “1” 1 n > 1 n n-1 n-2 1 2 i = 1 i J = K = Qt Qt  Qt Qt = ∏ Qt Down: J = K = “1” 1 “1” D0 D1 Z S0 Jn Kn Qn J3 K3 Q3 J2 K2 Q2 J1 K1 Q1 Ck U/D (2) (4) (8) (2n) “1” D0 D1 Z S0 Tn Qn T3 Q3 T2 Q2 T1 Q1 Ck U/D (2) (4) ó (8) (2n)

25 5.4 Contadores de módulo M’ < M = 2n
13/09/2018 5.4 Contadores de módulo M’ < M = 2n Partiendo de un contador asíncrono o síncrono de módulo máximo, M = 2n, el diseño se reduce a detectar , por medio de un circuito combinacional, el estado oportuno (el nuevo módulo, M’) y activar las entradas asíncronas de Preset y Clear de cada biestable inicializando el contador en el estado deseado. ¡¡¡ conservaremos los factores que sean  enteros de M’ !!! Q1 Q2 Qn Ck U/D 1 1 2 2 n n (2) (4) (2n) (M’) asíncrono o síncrono P C P C P C CTO. COMBIN.

26 5.4 Contadores de módulo M’ < M = 2n ../..
13/09/2018 5.4 Contadores de módulo M’ < M = 2n ../.. Ejemplo: contador UP de módulo 12 con biestables genéricos (-). necesitamos un contador UP de módulo M = 16  4 bits M’ = 12 < 24  ¿estado a detectar?  M’ = 12(10 = 1100(2  11xx(2 Ck 1 1 Q1 2 2 Q2 3 3 Q3 4 4 Q4 (2) (4) (8) (16) (12) asíncrono o síncrono tpb tpp P C UP “1” QS Ts = 12 Tck (12) (≈ ns) <<< Tck < Ts tpb + tpp QS 11 1 2 15 12

27 5.4 Contadores de módulo M’ < M = 2n ../..
13/09/2018 5.4 Contadores de módulo M’ < M = 2n ../.. Obteniendo el siguiente cronograma en las salidas del contador: Tck T = 12Tck Q 4 T = 4Tck 2 T = 2Tck 1 3 Ck Q1 Q2 Q3 Q4 f Q 1 = fck/2  2 = fck/4 4 = fck/12 S (simétrica) Ojo, rectángulo blanco que se desliza (simétrica) Periódica, pero … ¡NO DIVISORA! ns (asimétrica) QS 11 10 9 8 7 6 5 4 3 2 1 12 (≈ ns) << Tck < Ts Se conservan aquellos factores que son divisores enteros del nuevo factor de división, en esta caso los divisores enteros de “12”.

28 5.4 Contadores de módulo M’ < M = 2n ../..
13/09/2018 5.4 Contadores de módulo M’ < M = 2n ../.. Ejemplo: contador DOWN de módulo 12 con biestables genéricos (-). cargamos el 11(10 ¿estado a detectar?  Reset = 15(10 = 1111(2  = 1011(2 Ck 1 1 Q1 2 2 Q2 3 3 Q3 4 4 Q4 (2) (4) (8) (16) (12) asíncrono o síncrono P C DOWN “1” QS Ts = 12 Tck (12) QS 15 12 11 10 9

29 5.4 Contadores de módulo M’ < M = 2n ../..
13/09/2018 5.4 Contadores de módulo M’ < M = 2n ../.. Otra alternativa (que incorporan los circuitos comerciales) son las entradas de carga –LOAD– asíncronas: L a A i P C A1 A2 An Carga asíncrona 1 1  Pi = La Ai La Q1 Q2 Qn U/D 1 Ci = La Ai 1 x 1 asíncrono o síncrono (2) (4) (2n) Q1 Q2 Qn Ck U/D 1 1 2 2 n n P C L a Qt i A i La An A2 A1 1 Qt i

30 5.4 Contadores de módulo M’ < M = 2n ../..
13/09/2018 5.4 Contadores de módulo M’ < M = 2n ../.. Ejemplo: a) contador UP de módulo 12 y b) contador DOWN de módulo 12. a) detectamos y cargamos 11xx( (2 b) detectamos y cargamos 1111( (2 Carga asíncrona Carga asíncrona QS “1” “0” QS “0” La A1 A2 Q1 Q2 U/D A3 A4 Q3 Q4 A3 A4 La A1 A2 Q1 Q2 U/D Q3 Q4 “1” “0” Ck Ck (12) (12) 16 2 4 8 12 16 2 4 8 12 Ts = 12 Tck Ts = 12 Tck QS QS 11 1 2 11 10 9

31 5.4 Contadores de módulo M’ < M = 2n (../..)
13/09/2018 5.4 Contadores de módulo M’ < M = 2n (../..)  Otra posibilidad (disponible comercialmente) son los contadores síncronos de módulo máximo con entradas de carga síncronas: U/D Q t+1 Qt 2 Q t 1 3 4 Ls x A 2 1 3 4 1 CONTADOR “UP” 1 CONTADOR “DOWN” Carga síncrona A1 A2 Q1 Q2 U/D A3 A4 Q3 Q4 Ls  2 4 16 8 Nota: solo los contadores síncronos disponen de entradas carga síncronas.

32 5.4 Contadores de módulo M’ < M = 2n (../..)
13/09/2018 5.4 Contadores de módulo M’ < M = 2n (../..) Ejemplo: a) contador UP de módulo 12 y b) contador DOWN de módulo 12. a) detectamos y cargamos 1011( (2 b) detectamos y cargamos 0000( (2 “1” “0” “0” A3 A4 A1 A2 Q1 Q2 Q3 Q4 Ck Ls A3 A4 Ls A1 A2 Q1 Q2 U/D Q3 Q4 Ck “0” U/D “1” QS  ( 12) QS  ( 12)  12  8  12  4  8  2  4  2 Ts = 12 Tck Ts = 12 Tck QS QS 11 Tck Tck 11 Tck Tck 10 1 2 11 1 11 10 9 ¡¡¡Si el mecanismo de inicialización es “síncrono” se detecta un estado menos con relación a un mecanismo de inicialización “asíncrono”!!!

33 5.4 Extensión de contadores/divisores.
13/09/2018 5.4 Extensión de contadores/divisores.  Producto de módulos/factores de división: M1 M2 fs1 fck fs2 M = M1  M2 ó (M1  M2)  fs1= fck / M1  fs2= fs1 / M2 = fck / (M1  M2) Apoyándonos en esta propiedad hemos diseñado los contadores “asíncronos” estudiados en los puntos anteriores: Q1 1 1 Ck Q2 2 2 Qn n n  2  2  4  2  2n

34 5.4 Extensión de contadores/divisores ../..
13/09/2018 5.4 Extensión de contadores/divisores ../.. Ejemplo: diseñar un divisor de frecuencia que disponga de los factores 3 y 18. Atendiendo a la metodología vista en los puntos anteriores, para diseñar un circuito divisor de frecuencia por el factor 18 (contador de módulo 18) precisaremos reducir el módulo de un contador de módulo 32 a módulo 18: M = 18 < 25  necesitamos un contador UP de 5 bits o módulo 32. Estado a detectar  M = 18(10 = 10010(2  1xx1x(2 (18) Q1 (2) Q2 (4) Q3 (8) Q4 (16) Q5 (32) “1” J1 K1 Q1 “1” J2 K2 Q2 “1” J3 K3 Q3 “1” J4 K4 Q4 “1” J5 K5 Q5 Ck P C “1” (18) Al no ser 3 una potencia entera de 2 no podrá estar presente en el contador de módulo 18, viéndonos obligados a diseñar otro circuito independiente.

35 5.4 Extensión de contadores/divisores ../..
13/09/2018 5.4 Extensión de contadores/divisores ../.. Para el contador de módulo 3: M = 3 < 22  necesitamos un contador UP de 2 bits o módulo 4. M = 3(10 = 11(2 estado a detectar. Q1 ( )  2 Q2 ( )  4 ( )  3 “1” J1 K1 Q1 Ck “1” “1” J2 K2 Q2 “1” “1” P C P C ( )  3 Precisando un total de 7 (5 + 2) biestables para implementar el diseño pedido mediante las estructuras generales.

36 5.4 Extensión de contadores/divisores ../..
13/09/2018 5.4 Extensión de contadores/divisores ../.. si tenemos en cuenta que al contatenar contadores se verifica el producto de factores o módulos y que 18 = 3 x 6, bastaría con concatenar dos contadores de módulos 3 y 6 respectivamente para obtener los factores buscados:  Descomposición factorial (producto de factores): M = 6 < 23  contador UP de 3 bits o módulo 8. M = 6(10 = 110(2  11x(2 estado a detectar.  2 “1” J3 K3 Q3 J2 K2 Q2 ( ) Q1 Ck J1 K1 4 8 “1” ( )  6 P C

37 5.4 Extensión de contadores/divisores ../..
13/09/2018 5.4 Extensión de contadores/divisores ../.. Obteniendo el siguiente diseño: 1 2 3 Tck ( ) Q2 P C “1” Q1 J1 K1 J2 K2 3  Ck ( )  6 P C “1” Q2 J2 K2 J1 K1 Q1 J3 K3 Q3 2 ( )  6 ( ) 18  ( ) 18  3 Tck 6 Tck 18 Tck Precisando un total de 5 biestables para implementar el diseño mediante producto de factores. Los contadores implementados por este procedimiento no generan Binario Natural (00000, 00001, 00010, 00100, … , 10101, 10110, 00000, …).

38 Contadores comerciales de módulo doble
13/09/2018 Laboratorio Contadores comerciales de módulo doble 7493 R0a R0b R0a QD QC QB QA R0b H Ck1/2 QA 1/2 Ck1/8 QB QC QD 1/8 L X COUNT “1” JA KA QA (2) JD KD QD “1” JB KB QB JC KC QC (2) (4) (8) Ck1/2 Ck1/8 P C “1” R 0a 0b

39 Contadores comerciales de módulo doble ../..
Laboratorio Contadores comerciales de módulo doble ../.. Ejemplos de uso del 7493: Ck1/2 QA 1/2 Ck1/8 QB QC QD 1/8 “0” M = 256 / (256) “0” Ck1/2 QA 1/2 Ck1/8 QB QC QD 1/8 R0a QD QC QB QA R0b H Ck L X COUNT (2) (4) (8) (16) (32) (64) (128) (256) (2) (4) (8) (16) “1” JA KA QA JD KD QD JB KB QB JC KC QC (2) (4) (8) (4) (8) (16) Ck Ck1/2 Ck1/8 “1” P C R 0a 0b Contador Hexadecimal o de Módulo 16 (cuenta en Binario Natural)

40 Contadores comerciales de módulo doble ../..
13/09/2018 Laboratorio Contadores comerciales de módulo doble ../.. Ejemplos de uso del 7493: Contador Decimal (BCD Natural) de módulo 100 Contador BCD Natural  contador de décadas 10 Tck activas a nivel alto Reset con 1X1X Ck1/2 QA 1/2 Ck1/8 QB QC QD 1/8 Ck1/2 QA 1/2 Ck1/8 QB QC QD 1/8 100 Tck UP  1X1X  1010 Ck (10) (20) (100) (2) (10) (2) (4) (8) (16) (10) 1 2 9 1 2 99 UP (M = 10) UP (M = 100)

41 Contadores comerciales de módulo doble ../..
13/09/2018 Laboratorio Contadores comerciales de módulo doble ../.. 7490 Reset a 0 Reset a 9 R91 R92 R01 R02 QD QC QB QA R0 R01 R02 R91 R9 R92 1 X 1 X 1 QA Cka 1/2 Ckb QB QC QD 1/5 Resto de combinac. COUNT (2) (5) Por lo demás, se usa igual que el 7493 “0” R9 QA Cka 1/2 Ckb QB QC QD 1/5 R0 1 2 9 Ck UP (M = 10) Contador Decimal de Módulo 10 BCD Natural  Contador de Décadas (2) (10)

42 13/09/2018 5.5 Problemas. Obtener, razonadamente, el grafo de estados (diagrama de flujo) del circuito de la figura. Q3 “1” T3 Q2 T2 Q1 T1 Ck P C

43 5.5 Problemas ../.. Solución: Q3 T3 Q2 T2 Q1 T1 estado detectado:
“1” T3 Q2 T2 Q1 T1 Ck estado detectado: 111(2 = 7(10 “1” P C reset con 111(2 = 7(10 Inicialización en: 001(2 = 1(10 1 2 6 3 4 5 1 2 7 6 6 Tck UP (M = 8) M’ = 6 … un contador asíncrono UP de M = 8 y viendo la forma en que están sincronizados los biestables podemos asegurar que se trata de Qt+1 = T  Qt i i = “1”  Qt = Qt i un “contador asíncrono UP de módulo 6” (inicialización asíncrona desde el estado 7 al 1 sobre un contador asíncrono de módulo 8).

44 13/09/2018 5.5 Problemas ../.. Utilizando biestables - cuyo funcionamiento viene dado por el siguiente cronograma:  Ck  Q Implementar un contador U/D asíncrono de 4 bits que disponga de una entrada, Ra, de puesta a cero asíncrona. Representar su bloque funcional. Implementar, con bloques funcionales como el diseñado en el apartado a) y la lógica adicional que precise, un circuito divisor por 9 y 54. Repetir el apartado b), pero en este caso considerando que la entrada de puesta a cero es síncrona, Rs. Repetir a), b) y c) utilizando biestables M/S síncronos con flanco de reloj contrario al utilizado en los apartados anteriores.

45 Implementar un contador U/D asíncrono de 4 bits que disponga de una entrada, Ra, de puesta a cero asíncrona. Representar su bloque funcional. 13/09/2018 5.5 Problemas ../.. Solución: El primer paso será obtener el grafo de estados o tabla de transiciones del biestable -: Ck 1 1 1 1  1 1 1  Q 1 t t Q t+1 t t 1 01 Q t P C   Q 10 00 11 00 Q t 11 Q t 01 Q t 10

46 13/09/2018 5.5 Problemas ../.. Considerando la estructura general de un contador UP/DOWN asíncrono con biestables M/S síncronos por flanco de subida (ver apuntes), el contador pedido será: ¿i y i? ⁄ Qt+1 = Qt i  i = “0” y i = “1” ó i = “1” y i = “0” Q1 1 1 Ck 2 2 Q2 3 3 Q3 4 4 Q4 U/D (2) (4) (8) (16) “0” “1” P C “1” Ra Ra Q1 Q2 U/D Q3 Q4

47 Implementar, con bloques funcionales como el diseñado en el apartado a) y la lógica adicional que precise, un circuito divisor por 9 y 54. 13/09/2018 5.5 Problemas ../.. Los factores buscados son 9 y 54 (54 = 9 x 6) , interesa … hacer el diseño mediante producto de factores, concatenando …… dos contadores de módulos 9 y 6. ASÍNCRONO Ra M1 = 9(10 = 1001(2  1xx1(2 estado a detectar. Q1 Q2 U/D Q3 Q4 M2 = 6(10 = 0110(2  x11x(2 estado a detectar. 9 Tck (2) (4) (8) (16) Ra Q1 Q2 U/D Q3 Q4 Ck Ra Q1 Q2 U/D Q3 Q4 “0” “0”  9  54 18  6 2 54 Tck 9 Tck 8 1

48 QUE LO HAGAN ELLOS El jefe
c) Repetir el apartado b), pero en este caso considerando que la entrada de puesta a cero es síncrona, Rs. QUE LO HAGAN ELLOS El jefe ¡¡¡¡¡¡¡¡¡¡ NOTA !!!!!!!!!! Como nos matizan que la entrada Rs es síncrona, esto impica que alguien se ha tomado la molestia de diseñar el contador anterior en forma síncrona, es decir, siguiendo el método general de diseño de un circuito síncrono estudiado en el tema anterior (o comentado en este tema). x A 2 1 3 4 CONTADOR “UP” U/D Q t+1 Qt Q t Rs CONTADOR “DOWN” 13/09/2018 5.5 Problemas ../.. Al igual que en el apartado anterior, habrá que concatenar dos contadores de módulos 9 y 6, pero dado que la inicialización se realizará con un mecanismo síncrono, por este motivo, habrá que detectar un estado menos en ambos contadores, es decir, 8 y 5. 8(10 = 1000(2  1xxx(2 5(10 = 0101(2  x1x1(2 ¡¡¡NO SON LOS MÓDULOS DE LOS CONTADORES!!! 9 Tck Rs Q1 Q2 U/D Q3 Q4 “0” Ck Rs Q1 Q2 U/D Q3 Q4 “0”  9  54 18 9 Tck 54 Tck 45 Tck 9 Tck

49 QUE LO HAGAN ELLOS El jefe
13/09/2018 5.5 Problemas ../.. Si utilizamos M/S síncronos por flanco de bajada:  En el contador del apartado a) solo habría que sustituir las puertas XNOR por puertas XOR. 1 1 Q1 Ck 2 2 Q2 “0” “1” 3 3 Q3 4 4 Q4 U/D P C Ra  El bloque funcional quedaría como: Ra Q1 Q2 U/D Q3 Q4

50 13/09/2018 5.5 Problemas ../.. no habría cambios, salvo suprimir el inversor si se utiliza Q4 como señal de sincronismo para el segundo bloque.  En el circuito divisor con factores 9 y 54 (9 x 6) del apartado b) Ra Q1 Q2 U/D Q3 Q4 “0” Ck  54 18 9 9 Tck 54 Tck

51 13/09/2018 5.5 Problemas ../..  En el circuito divisor del apartado c), entrada de inicialización síncrona, habrá que utilizar Q4 como señal de sincronismo para el segundo bloque. 9 Tck  9 Rs Q1 Q2 U/D Q3 Q4 “0” Ck “0” Rs Q1 Q2 U/D Q3 Q4  54 18 54 Tck 45 Tck 9 Tck 9 Tck

52 13/09/2018 5.5 Problemas ../.. El circuito de la figura muestra una estructura síncrona que dispone de 3 entradas de control (A, B y C). Considerando Q2 como variable de salida más significativa, implemente un circuito que responda al bloque funcional mostrado en la figura derecha. B “1” Q2 D2 P C D0 D1 D3 S1 S0 Zb Q1 Za A Ck fQc = 2 Hz fQa = 18 Hz fQb = 6 Hz Qa Qb Qc fCk = 54 Hz

53 5.5 Problemas ../.. Q2 D2 D0 D1 D3 S1 S0 Zb Q1 Za Solución:
Ck 13/09/2018 5.5 Problemas ../.. Solución: fQa = fck / Ma = 18 Hz  Ma = fck / fQa = 54 / 18 = 3 fQc = 2 Hz fQa = 18 Hz fQb = 6 Hz Qa Qb Qc fCk = 54 Hz fQb = fck / Mb = 6 Hz  Mb = fck / fQb = 54 / 6 = 9 fQc = fck / Mc = 2 Hz  Mc = fck / fQc = 54 / 2 = 27 ¡¡¡Divisor de frecuencia que dispone de los factores 3, 9 y 27!!!  Analizamos en primer lugar la parte síncrona del circuito: Zt = Qt 2 1 1 Ecuaciones de salida: 2 Ecuaciones de entrada a los biestables o de excitación: Dt = 2 Zt = b S1S0D0 + S1S0D1 + S1S0D2 + S1S0D3 = = BA( Qt  Qt ) + BAQt + BA( Qt  Qt ) + BAQt 2 1 Dt = 1 Zt = a S1S0D0 + S1S0D1 + S1S0D2 + S1S0D3 = = BAQt + BAQt + BAQt + BAQt 1 2

54 5.5 Problemas ../.. 3 Ecuaciones de próximo estado: Qt+1 = Dt =
13/09/2018 5.5 Problemas ../.. 3 Ecuaciones de próximo estado: Qt+1 = 2 Dt = 2 BA( Qt  Qt ) + BAQt + BA( Qt  Qt ) + BAQt 2 1 Qt+1 = 1 Dt = 1 BAQt + BAQt + BAQt + BAQt 1 2 4 Tabla de transiciones: 1 Q t Q t+1 Bt Qt 2 At 1 Bt Qt 2 Q t Q t+1 At 1 1 1 1 Contador UP Bin. Natural de M = 4 Contador DOWN Bin. Natural de M = 4 1 1 1 1 Contador UP código Gray de M = 4 Contador DOWN código Gray de M = 4 B  U/D A  B/G (Binario Natural/Gray)

55 13/09/2018 5.5 Problemas ../.. Finalmente y considerando que la variable C es una entrada de “puesta a cero asíncrona”, Ra, (actúa directamente sobre las entradas de Clear), tendremos el siguiente bloque funcional: U/D Q1 Q2 Ra B/G M = 4 9 = 3 x 3 27 = 9 x 3 = 3 x 3 x 3 Teniendo en cuenta los factores buscados, 3, 9 y 27:  3 U/D Q1 Q2 Ra B/G M = 4 “0” Ck U/D Q1 Q2 Ra B/G M = 4 “0” U/D Q1 Q2 Ra B/G M = 4 “0”  9  27  9  27

56 13/09/2018 5.5 Problemas ../.. Analice el circuito de la figura adjunta e indique el cometido de las entradas L y Ai. Represente su bloque funcional e implemente con dicho circuito y la lógica que precise (combinacional y secuencial) un sistema que controle un semáforo de dos fases, roja y verde, cuya duración, T = TR = TV, sea programable, por medio de unos “switches”, entre 1 y 15 segundos. Ck T1 Q0 Q1 T2 Q2 “1” Z1 Z2 T3 Q3 Z3 T4 Q4 Z4 A4 C P A2 A1 L A3

57 ¿identificamos el circuito?
(NOTA: comparando el circuito con la estructura general estudiada para los contadores síncronos, podemos afirmar que se trata de un contador DOWN síncrono de módulo M = 16), pero como, previsiblemente, no repararemos en este tipo de detalles, analizaremos el circuito para llegar a esa conclusión. ¿identificamos el circuito? 13/09/2018 5.5 Problemas ../.. Ck T1 Q1 T2 Q2 “1” Z1 Z2 T3 Q3 Z3 T4 Q4 Z4 1 Ecuaciones de salida: Zt = Qt i 2 Ecuaciones de entrada a los biestables o de excitación: Tt = “1” 1  Tt = Qt 1 2 3 Ecuaciones de próximo estado: Tt = Qt Qt 2 3 1 Qt+1 = 1 Tt  Qt = 1 “1”  Qt = 1 Qt 1 Tt = Qt Qt Qt 3 4 2 1 Qt+1 = 2 Tt  Qt = 2 Qt  Qt = 1 2 Qt  Qt 2 1 Qt+1 = 3 Tt  Qt = 3 (Qt Qt )  Qt = 2 1 3 Qt  (Qt Qt ) 3 2 1 Qt+1 = 4 Tt  Qt = 4 (Qt Qt Qt )  Qt = 3 2 4 1 Qt  (Qt Qt Qt) 4 3 2 1

58 5.5 Problemas ../..       4 Tabla de transiciones: Qt Q t Q t+1
13/09/2018 5.5 Problemas ../.. 4 Tabla de transiciones: Qt 2 Q t 1 3 4 Q t+1 Qt+1 = 1 Qt 2 Qt  Qt 3 Qt  (Qt Qt ) 4 Qt  (Qt Qt Qt) 1 1 1 1 1 1 1  Sí Qt = 0 4 Qt+1 = Qt Qt Qt 3 2 1 4 = Qt + Qt + Qt 3 2 1 Sí Qt = 1  4 4 Qt+1 = Qt Qt Qt 3 2 1 = Qt + Qt + Qt 3 2 1 1 1 Sí Qt = 0  3 Qt+1 = Qt Qt 3 2 1 = Qt + Qt 2 1 Sí Qt = 1  3 Qt+1 = Qt Qt 3 2 1 = Qt + Qt 2 1 1 Sí Qt = 0  2 Qt+1 = Qt 2 1 Sí Qt = 1  2 Qt+1 = Qt 2 1

59 5.5 Problemas ../.. x 1 1 1 1 1 5 Grafo de estados: A1 A2 A3 A4
13/09/2018 5.5 Problemas ../.. 5 Grafo de estados: 15 14 13 12 11 A1 A2 A3 A4 10 CONTADOR DOWN síncrono de M = 16 BLOQUE FUNCIONAL Q1 Q2 Q3 Q4 La 9 1 8 2 7 3 4 5 6 Ai Ci Pi L Análisis de la parte asíncrona del circuito: para cada biestable  L A i P C Qt i L Pi = L Ai x 1 Qt i   1 1 Ci = L Ai 1 A i 1 1 L: “entrada de carga asíncrona activa a nivel alto” Ai: “entrada de datos para el biestable i-ésimo”

60 5.5 Problemas ../.. El circuito pedido será: A1 A2 La A3 A4 Q1 Q2 Q3
13/09/2018 5.5 Problemas ../.. El circuito pedido será: 1 SWITCHES 1  T ≤ 15 T = TR = TV  T = 10 s A1 A2 La A3 A4 Q1 Q2 Q3 Q4 T Q “1” FASE ROJA FASE VERDE fck = 1 Hz T (s) La carga asíncrona de la combinación programada en los switches se realiza en el “instante” en que el contador pase al estado “0”. T T-1 2 1 Por lo tanto la secuencia descrita por al contador será:

61 13/09/2018 5.5 Problemas ../.. La figura muestra un biestable αβ implementado a partir de un biestable RS-NAND. S R Q α β Ck C P  Obtener la tabla de transiciones y la ecuación de próximo estado, Qt+1, de dicho biestable. Utilizando biestables αβ y las puertas lógicas que necesite, implementar un contador BCD Aiken (2421) asíncrono de módulo 10. Implemente, con los bloques funcionales del apartado anterior y las puertas lógicas que necesite, un contador BCD Aiken de módulo 100. Indicar y justificar claramente los factores de división que se obtienen en cada una de las salidas de dicho contador NOTA: para los apartados 2) y 3) considerar que tanto los biestables como la lógica adicional que se utilice son ideales.

62 Tabla de transiciones biestable R-S NAND
Obtener la tabla de transiciones y la ecuación de próximo estado, Qt+1, de dicho biestable. 13/09/2018 5.5 Problemas ../.. Solución: a) St = ( αt  βt ) + Qt 1 αt Qt St Qt+1 βt Rt 1 αt Qt+1 βt S R Q α β Ck C P  1 1 Rt = βt + Qt 1 1 1 1 Qt 1 1 1 Qt 1 1 1 1 1 1 1 1 Tabla de transiciones biestable R-S NAND 1 Qt Rt St Qt+1 1(x) 00 01 11 10 1 αt βtQt 3 2 4 5 7 6 1 = ∑(2, 3, 4, 7) 3 Qαβ t+1 = αtβt + βtQt + αtβtQt

63 Utilizando biestables αβ y las puertas lógicas que necesite, implementar un contador BCD Aiken (2421) asíncrono de módulo 10. 13/09/2018 5.5 Problemas ../.. b) Considerando el código BCD Aiken (2421), será preciso implementar un contador asíncrono que describa la secuencia: BCD Aiken 1 2 3 4 1 11 1 1 15 14 13 12 1 1 1 Para generar dicha secuencia, implementaremos en primer lugar 1 un contador asíncrono ascendente de módulo 16, 1 y por medio de las entradas de Preset y Clear forzaremos un salto del estado 5 al 11 (suprimiendo de esta manera los estados 5, 6, 7, 8, 9 y 10, del grafo de dicho contador). 1

64 Contador asíncrono UP de módulo 16
¿i y i? ⁄ Qt+1 = Qt i Qn Q2 Q1 1 1 Ck 2 2 n n ¿? (2) (4) (2n) 13/09/2018 5.5 Problemas ../.. Considerando la estructura general de un contador UP asíncrono con biestables síncronos por flanco de bajada y la ecuación de próximo estado de nuestro biestable αβ, el contador pedido será: 1 αt Qt+1 βt Qt Qαβ t+1 = αtβt + βtQt + αtβtQt 4 11 ¿i y i? ⁄ Qt+1 = Qt i  i = “1” y i = “0” Contador asíncrono UP de módulo 16 Q0 α0 β0 Ck ( )  2 4 ( ) 16 8 Q1 α1 β1 Ck Q2 α2 β2 Ck Q3 α3 β3 Ck ( )  10 “1” Ck C P “1” Contador asíncrono BCD Aiken de módulo 10

65 13/09/2018 5.5 Problemas ../.. Cronograma para el contador BCD Aiken de módulo 10: Tck Q0 Q2 Q3 Q1 Ck TQ0 TQ2 TQ3 1 2 3 4 11 12 13 14 15

66 13/09/2018 5.5 Problemas ../.. En el cronograma se aprecia que solo las salidas Q0, Q2 y Q3 son válidas como salidas divisoras, obteniendo los siguientes factores de división para un contador BCD Aiken de módulo 10: Se puede considerar períódica si tomamos el flanco de bajada. Esta es una situación muy particular que solo es posible apreciar por medio del cronograma. TQ0 = 2Tck  fQ0 = fck / 2 (2) TQ2 = 5Tck  fQ2 = fck / 5 (5)  fQ3 = fck / 10 (10) TQ3 = 10Tck Finalmente, considerando que al concatenar dos contadores se verifica el producto de factores (o módulos), el contador BCD Aiken de módulo 100 pedido será: Q0 Q1 Q2 Q3 Ck BCD Aiken módulo 10 Q0 Q1 Q2 Q3 BCD Aiken módulo 10 2 5 10 20 50 100